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    Bit line dummy core-cell and method for producing same
    1.
    发明专利
    Bit line dummy core-cell and method for producing same 有权
    位线密码核心及其生产方法

    公开(公告)号：JP2008210495A

    公开(公告)日：2008-09-11

    申请号：JP2007273890

    申请日：2007-10-22

    Applicant: Infineon Technologies Ag ,  インフィネオン テクノロジーズ アクチエンゲゼルシャフト

    Inventor： CHANUSSOT CHRISTOPHE ,  GOUIN VINCENT ,  OLBRICH ALEXANDER ,  OSTERMAYR MARTIN

    IPC: G11C11/41 ,  G11C11/413 ,  H01L21/8244 ,  H01L27/11

    CPC classification number: G11C11/412 ,  G11C11/413

    Abstract: PROBLEM TO BE SOLVED: To provide a dummy core cell obtaining an optimum self-timing signal. SOLUTION: The bit line dummy core-cell includes a first inverter and a second inverter. The first inverter and the second inverter are cross-coupled to form a bi-stable flip-flop. The first inverter including a first PMOS transistor and a first NMOS transistor connected in series by means of a first internal storage node between a high reference potential and a low reference potential. The second inverter includes a second PMOS transistor and a second NMOS transistor connected in series by means of a second internal storage node. The source of the second DMOS transistor and the second internal storage node are connected to the low reference potential so that the first internal storage node can always store a high level logical value. COPYRIGHT: (C)2008,JPO&INPIT

    Abstract translation: 要解决的问题：提供获得最佳自定时信号的虚拟核心单元。

    解决方案：位线虚拟核心单元包括第一反相器和第二反相器。 第一反相器和第二反相器交叉耦合以形成双稳态触发器。 第一反相器包括通过第一内部存储节点在高参考电位和低参考电位之间串联连接的第一PMOS晶体管和第一NMOS晶体管。 第二反相器包括通过第二内部存储节点串联连接的第二PMOS晶体管和第二NMOS晶体管。 第二DMOS晶体管和第二内部存储节点的源极连接到低参考电位，使得第一内部存储节点可以总是存储高电平逻辑值。 版权所有（C）2008，JPO＆INPIT

    Benutzung von Hilfsströmen zur Spannungsregelung
    3.
    发明专利
    Benutzung von Hilfsströmen zur Spannungsregelung 未知

    公开(公告)号：DE102011051033A1

    公开(公告)日：2011-12-22

    申请号：DE102011051033

    申请日：2011-06-14

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BERTHOLD JOERG ,  GOUIN VINCENT ,  HE FAN ,  HENZLER STEPHAN ,  MAHRLA PETER

    IPC: G05F1/59

    Abstract: Ein Ausführungsbeispiel bezieht sich auf eine Vorrichtung (300) mit mindestens einem Schaltungsblock (106) und einer Spannungsquelle (102), welche eink (106) eine erste Spannung zuzuführen. Die Vorrichtung (300) umfasst zudem eine Hilfsstromliefereinheit (302), welche selektiv aktiviert werden kann, um dem Schaltungsblock (106) einen Hilfsstrom zuzuführen. Eine Steuereinheit (304) ist eingerichtet, die Hilfsstromliefereinheit (302) bei einer Veränderung des Stromverbrauchs des mindestens einen Schaltungsblocks (106) zu aktivieren, um dem Schaltungsblock (106) eine Menge an Strom zuzuführen. Die Hilfsstromliefereinheit (302) kann dabei schnell größere Ströme liefern, da sie sich nicht notwendigerweise auf langsame Regelschleifen mit Spannungsmessung verlassen muss.

    Bitleitungs-Dummy-Kernzelle und Verfahren zum Herstellen einer Bitleitungs-Dummy-Kernzelle
    5.
    发明专利
    Bitleitungs-Dummy-Kernzelle und Verfahren zum Herstellen einer Bitleitungs-Dummy-Kernzelle 未知

    公开(公告)号：DE102007049927B4

    公开(公告)日：2016-01-14

    申请号：DE102007049927

    申请日：2007-10-18

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： CHANUSSOT CHRISTOPHE ,  GOUIN VINCENT ,  OLBRICH ALEXANDER ,  OSTERMAYR MARTIN

    IPC: G11C11/413 ,  G11C11/412

    Abstract: Bitleitungs-Dummy-Kernzelle, aufweisend: – zumindest einen ersten Inverter und zumindest einen zweiten Inverter, welche kreuzgekoppelt sind, um ein bistabiles Flip-Flop zu bilden, wobei der erste Invertor einen ersten PMOS-Transistor und einen ersten NMOS-Transistor aufweist, welche in Serie mittels eines ersten internen Speicherknotens zwischen einem hohen Bezugspotential und einem niedrigen Bezugspotential verbunden sind, und wobei der zweite Inverter einen zweiten PMOS-Transistor und einen zweiten NMOS-Transistor aufweist, welche in Serie mittels eines zweiten internen Speicherknotens verbunden sind, wobei der Source-Anschluss des zweiten PMOS-Transistors und der zweite interne Speicherknoten mit dem niedrigen Bezugspotential verbunden sind, so dass der erste interne Speicherknoten stets einen logischen hohen Level speichert; – eine Dummy-Bitleitung, welche ein Selbst-Timing-Signal bereitstellt; und – einen ersten Auswahltransistor, welcher zwischen der Dummy-Bitleitung und dem ersten internen Speicherknoten gekoppelt ist, welcher den logischen hohen Level speichert.

    6.
    发明专利
    未知

    公开(公告)号：DE602005012115D1

    公开(公告)日：2009-02-12

    申请号：DE602005012115

    申请日：2005-10-26

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： GOUIN VINCENT ,  CHANUSSOT CHRISTOPHE

    IPC: G11C11/419

    Abstract: The memory device comprises a memory element (101) for storing a first information value being represented by a first potential or a second information value being represented by a second potential, a bit line (105) for writing either the first information value or the second information value to the memory element (101), and a potential controller (111) coupled to the bit line (105), the potential controller being configured to apply a third potential to the bit line (105), which is less than the first potential when writing the first information value to the memory element (101).

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