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    Bit line dummy core-cell and method for producing same
    1.
    发明专利
    Bit line dummy core-cell and method for producing same 有权
    位线密码核心及其生产方法

    公开(公告)号：JP2008210495A

    公开(公告)日：2008-09-11

    申请号：JP2007273890

    申请日：2007-10-22

    Applicant: Infineon Technologies Ag ,  インフィネオン テクノロジーズ アクチエンゲゼルシャフト

    Inventor： CHANUSSOT CHRISTOPHE ,  GOUIN VINCENT ,  OLBRICH ALEXANDER ,  OSTERMAYR MARTIN

    IPC: G11C11/41 ,  G11C11/413 ,  H01L21/8244 ,  H01L27/11

    CPC classification number: G11C11/412 ,  G11C11/413

    Abstract: PROBLEM TO BE SOLVED: To provide a dummy core cell obtaining an optimum self-timing signal. SOLUTION: The bit line dummy core-cell includes a first inverter and a second inverter. The first inverter and the second inverter are cross-coupled to form a bi-stable flip-flop. The first inverter including a first PMOS transistor and a first NMOS transistor connected in series by means of a first internal storage node between a high reference potential and a low reference potential. The second inverter includes a second PMOS transistor and a second NMOS transistor connected in series by means of a second internal storage node. The source of the second DMOS transistor and the second internal storage node are connected to the low reference potential so that the first internal storage node can always store a high level logical value. COPYRIGHT: (C)2008,JPO&INPIT

    Abstract translation: 要解决的问题：提供获得最佳自定时信号的虚拟核心单元。

    解决方案：位线虚拟核心单元包括第一反相器和第二反相器。 第一反相器和第二反相器交叉耦合以形成双稳态触发器。 第一反相器包括通过第一内部存储节点在高参考电位和低参考电位之间串联连接的第一PMOS晶体管和第一NMOS晶体管。 第二反相器包括通过第二内部存储节点串联连接的第二PMOS晶体管和第二NMOS晶体管。 第二DMOS晶体管和第二内部存储节点的源极连接到低参考电位，使得第一内部存储节点可以总是存储高电平逻辑值。 版权所有（C）2008，JPO＆INPIT

    SOLID-STATE CIRCUIT ASSEMBLY
    2.
    发明申请
    SOLID-STATE CIRCUIT ASSEMBLY 审中-公开
    半导体电路

    公开(公告)号：WO2004053995A2

    公开(公告)日：2004-06-24

    申请号：PCT/DE0303934

    申请日：2003-11-27

    Applicant: INFINEON TECHNOLOGIES AG ,  BRASE GABRIELA ,  OSTERMAYR MARTIN ,  RUDERER ERWIN

    Inventor： BRASE GABRIELA ,  OSTERMAYR MARTIN ,  RUDERER ERWIN

    IPC: H01L21/768 ,  H01L29/06 ,  H01L29/417

    CPC classification number: H01L29/417 ,  H01L21/7684 ,  H01L29/0615

    Abstract: The invention relates to a solid-state circuit assembly comprising a semiconductor substrate (1), a first doping area, a second doping area (2), a connection doping area (3), an insulating layer (6) and a planarised conductive structure (4, 5). A discharge doping area (7) which is formed in the first and second doping areas (1, 2) makes it possible to reliably remove charge carriers which are produced during planarisation, thereby avoiding a dendrite formation.

    Abstract translation: 本发明涉及一种半导体集成电路器件，包括在半导体基板（1），第一掺杂区，第二掺杂区（2），连接掺杂区（3），绝缘层（6）和一对被平坦化导电结构（4，5），其特征在于 通过在第一和第二掺杂区域（1,2）中形成的电荷掺杂区域（7），平坦化期间形成的电荷载流子可以可靠地消散并防止枝晶形成。

    Speichereinheit mit Sammelelektroden
    5.
    发明专利
    Speichereinheit mit Sammelelektroden 未知

    公开(公告)号：DE10344604B4

    公开(公告)日：2011-08-11

    申请号：DE10344604

    申请日：2003-09-25

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BARTH HANS-JOACHIM DR ,  SCHRUEFER KLAUS DR ,  OSTERMAYR MARTIN ,  OLBRICH ALEXANDER

    IPC: H01L27/105 ,  G11C11/405 ,  H01L21/8242 ,  H01L21/8244 ,  H01L27/108 ,  H01L27/11

    Abstract: Speichereinheit (100, 110) mit einer Vielzahl von Speicherzellen (10), wobei die Speicherzellen (10) jeweils einen Transistor oder drei Transistoren (T1 bis T3) enthalter und einen Speicherkondensator enthalter (Cs, C1 bis C50), wobei der Speicherkondensator (Cs) eine metallische Bodenelektrode enthält, wobei die Bodenelektrode Aluminium, eine Aluminiumlegierung, Kupfer oder eine Kupferlegierung enthält oder aus einem solchen Material besteht, wobei der Speicherkondensator (Cs) ein planarer Kondensator ist, wobei Elektroden für verschiedene Speicherzellen (10) als eine Sammelelektrode (E10, E48, S100 bis S212) ausgebildet sind, wobei die Sammelelektrode (S100 bis S212) als eine Elektrode sowohl in einer Wortleitungsrichtung für Speicherzellen an mehreren Bitleitungen als auch in einer Bitleitungsrichtung für Speicherzellen (10) an mehreren Wortleitungen ausgebildet ist, und wobei entweder eine Anzahl der zu der Sammelelektrode (S200 bis S212) gehörenden Wortleitungen gleich der Ausgangsbitbreite eines Wortleitungsdekoders der Speichereinheit (110) ist, wobei der Wortleitungsdekoder einer von mehreren...

    6.
    发明专利
    未知

    公开(公告)号：DE102007040140A1

    公开(公告)日：2008-05-29

    申请号：DE102007040140

    申请日：2007-08-24

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： OSTERMAYR MARTIN ,  SCHROEDER UWE-PAUL

    IPC: H01L27/11 ,  G11C11/40

    Abstract: An SRAM includes an SRAM cell with a semiconductor substrate material, and a capacitor. The capacitor includes a first electrode adjacent the substrate material, a thin oxide adjacent the first electrode and a second electrode adjacent the thin oxide.

    9.
    发明专利
    未知

    公开(公告)号：DE102004003084B3

    公开(公告)日：2005-10-06

    申请号：DE102004003084

    申请日：2004-01-21

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： OLBRICH ALEXANDER ,  OSTERMAYR MARTIN ,  NIRSCHL THOMAS

    IPC: H01L21/334 ,  H01L21/8242 ,  H01L27/108 ,  H01L29/94

    Abstract: A semiconductor memory cell and an associated fabrication method are provided in which a storage capacitor is connected to a selection transistor. The storage capacitor is formed in a trench of a semiconductor substrate. At the trench surface, a capacitor dielectric and an electrically conductive filling layer are formed thereon for realization of a capacitor counterelectrode. The filling layer has a projection that extends outside the trench as far as the drain region and is electrically connected thereto.

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