公开(公告)号：DE10342056B4

公开(公告)日：2005-11-10

申请号：DE10342056

申请日：2003-09-11

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GAGGL RICHARD ,  WIESBAUER ANDREAS ,  INVERSI MAURIZIO

IPC: G06F7/50 ,  H03K5/00 ,  H03K5/24 ,  H03K7/00 ,  H03M3/00 ,  H03M3/02

Abstract: Addition circuit comprises two capacitors (21,22) and switches (11,12) and is so set-up that, during first clock phase, each of signals (V1,2) to be added is stored in corresponding capacitor by its charging. During second clock phase, capacitors are parallel-connected by switches for charge equalising between capacitors. Thus after charge equalising, gradually diminishing voltage forms output signal of addition circuit, with voltage diminishing up to scaling factor corresponding to sum of signals to be added. Independent claims are included for sigma-delta modulator circuit.

公开(公告)号：DE102010001105A1

公开(公告)日：2010-09-02

申请号：DE102010001105

申请日：2010-01-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： PISELLI MARCO ,  GARBOSSA CRISTIAN ,  VECCHIATO ANDREA ,  BODANO EMANUELE ,  MORRA ANDREA ,  MASSARO SIMONE ,  INVERSI MAURIZIO

IPC: H02M3/156

Abstract: Ausführungsbeispiele der vorliegenden Erfindung betreffen einen Schaltwandler, eine integrierte Schaltung und ein Verfahren zum Steuern eines Schaltwandlers. Ein Ausführungsbeispiel betrifft einen Schaltwandler mit einem ersten Kompensationsnetzwerk, dem eine Fehlerspannung zugeführt ist, und ein zweites Kompensationsnetzwerk, dem die Fehlerspannung zugeführt ist. Eine Übertragungsfunktion im Frequenzbereich des ersten Kompensationsnetzwerks umfasst eine erste Nullstelle und mehrere erste Pole, und eine Übertragungsfunktion im Frequenzbereich des zweiten Kompensationsnetzwerks umfasst eine zweite Nullstelle und einen zweiten Pol.

公开(公告)号：DE10342056A1

公开(公告)日：2005-04-14

申请号：DE10342056

申请日：2003-09-11

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GAGGL RICHARD ,  WIESBAUER ANDREAS ,  INVERSI MAURIZIO

IPC: G06F7/50 ,  H03K5/00 ,  H03K5/24 ,  H03K7/00 ,  H03M3/00 ,  H03M3/02

Abstract: Addition circuit comprises two capacitors (21,22) and switches (11,12) and is so set-up that, during first clock phase, each of signals (V1,2) to be added is stored in corresponding capacitor by its charging. During second clock phase, capacitors are parallel-connected by switches for charge equalising between capacitors. Thus after charge equalising, gradually diminishing voltage forms output signal of addition circuit, with voltage diminishing up to scaling factor corresponding to sum of signals to be added. Independent claims are included for sigma-delta modulator circuit.