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公开(公告)号：DE102020106346A1
公开(公告)日：2021-09-09
申请号：DE102020106346
申请日：2020-03-09
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KÜNEMUND THOMAS
Abstract: Gemäß verschiedenen Ausführungsformen ist ein integrierter Schaltkreis beschrieben, der Folgendes umfasst: mehrere Subschaltkreise mit verschiedenen Signaltransferreaktionszeiten, einen Steuerschaltkreis, der zum Bilden zweier konkurrierender Pfade von den mehreren Subschaltkreisen als Reaktion auf ein Steuersignal konfiguriert ist, einen Eingangsschaltkreis, der zum Liefern eines Eingangssignals an die zwei konkurrierenden Pfade konfiguriert ist, und einen Ausgangsschaltkreis, der zum Erzeugen eines Ausgangswerts in Abhängigkeit davon konfiguriert ist, welcher der konkurrierenden Pfade das Eingangssignal mit kürzerer Reaktionszeit transferiert hat.
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公开(公告)号：DE102019130395A1
公开(公告)日：2021-05-12
申请号：DE102019130395
申请日：2019-11-11
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KÜNEMUND THOMAS , PÖPPELMANN THOMAS
Abstract: Es ist ein Speicherungselement bereitgestellt, das basierend auf einem Systemtaktsignal betrieben wird und eine Takt-Gating-Schaltungsanordnung umfasst, die ein gattergesteuertes Taktsignal basierend auf mindestens einem booleschen Signal und dem Systemtaktsignal oder einem vorverarbeiteten Systemtaktsignal erzeugt, wobei die Takt-Gating-Schaltungsanordnung physische Verbindungen mit kleiner Kapazität umfasst, sodass ein Anzapfen mindestens einer der physischen Verbindungen zu einer Haltezeitverletzung führt. Außerdem wird ein hardwarebasierter kryptographischer Beschleuniger oder ein gesichertes Verarbeitungssystem vorgeschlagen, der/das mindestens ein solches Speicherungselement umfasst. Ferner ist ein Verfahren zum Betreiben mindestens eines solchen Speicherungselements bereitgestellt.
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公开(公告)号：DE102012102254B4
公开(公告)日：2020-09-24
申请号：DE102012102254
申请日：2012-03-16
Applicant: INFINEON TECHNOLOGIES AG
Inventor： GÖTTFERT RAINER , GAMMEL BERNDT , KÜNEMUND THOMAS , DIRSCHERL GERD
IPC: H04L9/32
Abstract: Verfahren (100, 200) zur Rekonstruktion einer PUF A für die Nutzung in einem elektronischen Gerät, umfassend:- Erzeugen (110) einer potenziell fehlerbehafteten PUF A;- Vorkorrigieren (120, 220) der PUF Amittels eines gespeicherten Korrekturvektors Delta, um eine vorkorrigierte PUF Bzu erhalten;- Rekonstruieren (130, 235) der PUF A aus der vorkorrigierten PUF Bmittels eines Fehlerkorrekturalgorithmus, umfassend:- Anwenden (235) des Fehlerkorrekturalgorithmus auf B, um einen Fehlervektor ezu erhalten;- XOR-Verknüpfen (240) von Bund e,wobei ein neuer Korrekturvektor Deltat durch XOR-Verknüpfung (260) des gespeicherten Korrekturvektors Deltaund des Fehlervektors eberechnet wird, und wobei Deltat als neuer Korrekturvektor in einem Fehlerregister abgespeichert (270) wird, der bei einer späteren erneuten PUF-Rekonstruktion als Fehlervektor Deltadient.
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公开(公告)号：DE102012111414B4
公开(公告)日：2018-10-04
申请号：DE102012111414
申请日：2012-11-26
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KÜNEMUND THOMAS
IPC: G11C11/413 , G11C7/10 , H03K3/037
Abstract: Master-Slave-Speicherschaltung aufweisend:eine Eingangsstufe zum Bereitstellen eines zu speichernden Werts;eine Speicherstufe zum Speichern des zu speichernden Werts, wobei die Speicherstufe ein Slave-Flip-Flop ist;eine Ausgangsstufe zum Ausgeben eines von der Speicherschaltung gespeicherten Werts;eine Steuerschaltung, die eingerichtet ist, ein Signal von der Ausgangsstufe zu empfangen, das den Ladezustand der Ausgangsstufe anzeigt, und, falls der Ladezustand der Ausgangsstufe gleich einem vorgegebenen Vorladezustand ist, ein Aktivierungssignal an die Speicherstufe auszugeben, wobei die Speicherstufe eingerichtet ist, in Reaktion auf das Aktivierungssignal den von der Eingangsstufe bereitgestellten zu speichernden Wert zu speichern, wobei die Steuerschaltung einen Taktsignal-Eingang aufweist;wobei die Ausgangsstufe einen ersten Ausgang zum Ausgeben eines ersten Ausgangssignals der Speicherschaltung und einen zweiten Ausgang zum Ausgeben eines gegenüber dem ersten Ausgangssignal invertierten zweiten Ausgangsignals der Speicherschaltung aufweist, wobei das erste Ausgangssignal und das zweite Ausgangssignal in die Steuerschaltung rückgekoppelt werden und abhängig von dem Taktsignals sind.
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公开(公告)号：DE102015116049B3
公开(公告)日：2017-02-16
申请号：DE102015116049
申请日：2015-09-23
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KLUG FRANZ , KÜNEMUND THOMAS
Abstract: Ein Nulldetektionsschaltkreis wird beschrieben, der eine Kette von maskierten ODER-Schaltkreisen umfasst, wobei jeder maskierte ODER-Schaltkreis aus der Kette von maskierten ODER-Schaltkreisen eine Vielzahl an Dateneingängen umfasst, wobei jeder Dateneingang konfiguriert ist, ein entsprechendes Dateneingangs-Bit zu empfangen, wobei mindestens ein Eingangsmaskeneingang konfiguriert ist, ein oder mehrere Eingangsmaskierungs-Bits zu empfangen, wobei mindestens ein Ausgangsmaskeneingang konfiguriert ist, ein Ausgangsmaskierungs-Bit und eine Ausgabe zu empfangen, und konfiguriert ist, ein Bit gleich einer ODER-Kombination der Dateneingangs-Bits auszugeben, das mit dem Ausgangsmaskierungs-Bit maskiert ist, wobei jedes mit einem Eingangsmaskierungs-Bit des einen oder mehrerer Eingangsmaskierungs-Bits demaskiert ist, und wobei einer der Eingänge von jedem maskierten ODER-Schaltkreis, mit Ausnahme des ersten maskierten ODER-Schaltkreises aus der Kette von maskierten ODER-Schaltkreisen, mit dem Datenausgang des maskierten ODER-Schaltkreises gekoppelt ist, der dem maskierten ODER-Schaltkreis in der Kette von maskierten ODER-Schaltkreisen vorausgeht.
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Patent Agency Ranking
公开(公告)号：DE102017126217A1
公开(公告)日：2019-05-09
申请号：DE102017126217
申请日：2017-11-09
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KÜNEMUND THOMAS
Abstract: Gemäß einem Ausführungsbeispiel wird eine Verzögerungsschaltung beschrieben, die ein elektronisches Übertragungselement, eine Eingangsschaltung, die eingerichtet ist, ein Eingangssignal zu empfangen und einem Übertragungselement-Eingang das Eingangssignal und einem anderen Übertragungselement-Eingang das invertierte Eingangssignal zuzuführen und eine Ausgangsschaltung aufweist, die mit einem ersten Übertragungselement-Ausgang und einem zweiten Übertragungselement-Ausgang gekoppelt ist und eingerichtet ist, ein Ausgangssignal bereitzustellen, wobei die Ausgangsschaltung derart eingerichtet ist, dass sich das Ausgangssignal bei einer Änderung des Eingangssignals erst ändert, wenn die Änderung des Eingangssignals sowohl am ersten Übertragungselement-Ausgang als auch am zweiten Übertragungselement-Ausgang eine Änderung bewirkt hat.
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7.发明专利
公开(公告)号：DE102016118000B4
公开(公告)日：2018-12-20
申请号：DE102016118000
申请日：2016-09-23
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KÜNEMUND THOMAS
Abstract: Programmierbare Logikschaltung, umfassend:einen ersten Datenbiteingang zum Empfangen eines ersten Datenbit a und einen zweiten Datenbiteingang zum Empfangen eines zweiten Datenbit b;einen ersten Programmbiteingang zum Empfangen eines ersten Programmbit p, einen zweiten Programmbiteingang zum Empfangen eines zweiten Programmbit p, einen dritten Programmbiteingang zum Empfangen eines dritten Programmbit P3, und einen vierten Programmbiteingang zum Empfangen eines vierten Programmbit P4, und einen Ausgang z,wobei die programmierbare Logikschaltung ein MULTI-AND-NOR-Gatter (401) und ein AND-ORAND-NOR-Gatter (402) aufweist,wobei das MULTI-AND-NOR-Gatter a, b, p1 und p2 erhält und das AND-ORAND-NOR-Gatter a, b, p3 und p4 und eine Ausgabe c des MULTI-AND-NOR-Gatters erhält und die Ausgabe z erzeugt,wobei das MULTI-AND-NOR-Gatter drei Paare von AND-Eingängen aufweist, wobei jedes Paar AND-verknüpft ist, wobei ein Paar a und b erhält, ein Paar p1 und a erhält und ein Paar p2 und b erhält und wobei die Ergebnisse der AND-Verknüpfungen NOR-verknüpft sind, um die Ausgabe c des MULTI-AND-NOR-Gatters zu erzeugen,wobei das AND-ORAND-NOR-Gatter drei Eingänge, die AND-verknüpft sind und die a, b und perhalten, drei Eingänge, die OR-verknüpft sind und die p, b und a erhalten, aufweist, und wobei das Ergebnis der OR-Verknüpfung mit der Ausgabe des MULTI-AND-NOR-Gatters AND-verknüpft ist und die AND-Verknüpfungen NOR-verknüpft sind, um die Ausgabe z des AND-ORAND-NOR-Gatters zu erzeugen.
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公开(公告)号：DE102016124590A1
公开(公告)日：2018-06-21
申请号：DE102016124590
申请日：2016-12-16
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KÜNEMUND THOMAS , RÖHRICH MAYK
IPC: H01L21/822 , H01L21/8238 , H01L27/092
Abstract: Gemäß einer Ausführungsform wird ein Halbleiterchip umfassend einen Halbleiterchipkörper und eine Halbleiterchipschaltung auf dem Körper und umfassend einen ersten Schaltungspfad, welcher mit einem ersten Knoten und einem zweiten Knoten gekoppelt ist, und umfassend wenigstens zwei Gate-Isolator-Halbleiterstrukturen und einen zweiten Schaltungspfad, welcher mit dem ersten Knoten und dem zweiten Knoten gekoppelt ist, und umfassend wenigstens zwei Gate-Isolator-Halbleiterstrukturen beschrieben. Der erste und der zweite Schaltungspfad sind verbunden, um den ersten und den zweiten Knoten auf komplementäre Logikzustände zu setzen. In jedem des ersten und des zweiten Schaltungspfads ist wenigstens eine der Gate-Isolator-Halbleiterstrukturen als Feldeffekttransistor ausgelegt. In wenigstens einem von dem ersten und dem zweiten Schaltungspfad ist wenigstens eine der Gate-Isolator-Halbleiterstrukturen ausgelegt, den Schaltungspfad mit dem Halbleiterkörper zu verbinden.
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公开(公告)号：DE102014106909A1
公开(公告)日：2015-11-19
申请号：DE102014106909
申请日：2014-05-16
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KÜNEMUND THOMAS , DIRSCHERL GERD , FENZL GUNTHER , HATSCH JOEL , SEFZIK NIKOLAI
IPC: G11C7/12
Abstract: Gemäß einer Ausführungsform wird Verfahren zum Zugreifen auf einen Speicher beschrieben, dass das Durchführen eines ersten Zugriffs auf den Speicher und das Laden, für eine Speicherzelle, eine mit der Speicherzelle gekoppelte Bitleitung auf einen in der Speicherzelle gespeicherten oder zu speichernden Wert, das Halten des Zustands der Bitleitung bis zu einem zweiten Zugriff, der auf den ersten Zugriff folgt und das Ausgeben des gehaltenen Zustands, falls der zweite Zugriff ein Lesezugriff auf die Speicherzelle ist, aufweist.
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10.发明专利
公开(公告)号：DE102014102623A1
公开(公告)日：2015-08-27
申请号：DE102014102623
申请日：2014-02-27
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KÜNEMUND THOMAS , WROBLEWSKI ARTUR
Abstract: Gemäß einer Ausführungsform wird eine Speicheranordnung beschrieben aufweisend eine erste Bitleitung, eine erste Vorladeeinrichtung zum Vorladen der ersten Bitleitung in einen Vorladezustand, eine zweite Bitleitung, eine zweite Vorladeeinrichtung zum Vorladen der zweiten Bitleitung in einen Vorladezustand, eine Speichersteuervorrichtung, die eingerichtet ist, das Vorladen der ersten Bitleitung durch die erste Vorladeeinrichtung für einen Speicherzugriff zu unterbrechen und das Vorladen der zweiten Bitleitung durch die zweite Vorladeeinrichtung für den Speicherzugriff zu unterbrechen, eine Speicherzugriffsvorrichtung, die eingerichtet ist, nach dem Unterbrechen des Vorladens der ersten Bitleitung und dem Unterbrechen des Vorladens der zweiten Bitleitung den Speicherzugriff durchzuführen und den Zustand der zweiten Bitleitung auszulesen und einen Detektor, der eingerichtet ist, basierend auf dem Zustand der zweiten Bitleitung einen Angriff auf die Speicheranordnung zu detektieren.
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