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    CARRY-RIPPLE ADDER
    2.
    发明申请
    CARRY-RIPPLE ADDER 审中-公开
    CARRY位加法器

    公开(公告)号：WO2004073171A3

    公开(公告)日：2005-03-10

    申请号：PCT/EP2004000796

    申请日：2004-01-29

    Applicant: INFINEON TECHNOLOGIES AG ,  BERNHARDT MARC ,  HATSCH JOEL ,  KAMP WINFRIED ,  KOEPPE SIEGMAR

    Inventor： BERNHARDT MARC ,  HATSCH JOEL ,  KAMP WINFRIED ,  KOEPPE SIEGMAR

    IPC: G06F7/50 ,  G06F7/509 ,  G06F7/53 ,  G06F7/60 ,  H04B20060101

    CPC classification number: G06F7/607 ,  G06F7/509 ,  G06F7/5318 ,  G06F2207/3872

    Abstract: The invention relates to a carry ripple adder (10) comprising three first inputs (i0, i1, i2) for supplying three input bits (i0 , i1 , i2 ) which are to be totalled, having the same valence 2 ; two second inputs (ci1, ci2) for supplying two transfer/carry bits (ci1 , ci2 ) which are also to be totalled, having the same valence 2 ; an output (s) for the output of a calculated totalled bit (s_n), having the same valence 2 ; and two outputs (co1, co2) for the output of two calculated transfer/carry bits (co1 , co2 ), having an equal valence 2 1, which is higher than the valence 2 of the totalled bits (s_n).

    Abstract translation: 本发明提供了一个进位加法器（10），包括：三个第一输入（I0，I1，I2）用于供给三输入位求和（I0 ，I1 1，I 2 ） 等于秩2 ; 的两个用于供应也携带-求和/携带比特的两个第二输入（CI1，CI2）（CI1 ，CI2 ）的相同意义2 ; 对于相同的秩2的输出计算出的总和比特（S_N）的输出（S）; 和两个输出端（CO1，CO2），用于输出两个所计算的进位/携带的比特的相同意义2 1比2的顺序较高（CO1 CO 2 ）< N>总和位（S_N）的。

    Techniken zur Verifikation einer Verlässlichkeit eines Speichers
    5.
    发明专利
    Techniken zur Verifikation einer Verlässlichkeit eines Speichers 未知

    公开(公告)号：DE102012104648A1

    公开(公告)日：2012-12-06

    申请号：DE102012104648

    申请日：2012-05-30

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HUBER PETER ,  HATSCH JOEL ,  HOFMANN KARL ,  KOEPPE SIEGMAR

    IPC: G11C29/04

    Abstract: Manche Ausführungsbeispiele der vorliegenden Erfindung bezie hen sich auf verbesserte Techniken zur Verifizierung der Verlässlichkeit von Halbleiterspeichern. Anstatt dass lediglich ein herkömmlicher BIST-Test ausgeführt wird, durch den verifiziert wird, ob eine Speicherzelle (101) eine „1“ oder „0“ unter normalen Lese-/Schreibbedingungen speichert, beziehen sich Aspekte der vorliegenden Erfindung auf BIST-Tests, welche die Lese- und/oder Schreibtoleranz einer Speicherzelle (101) testen. Während dieses Tests können die Lese- und/oder Schreibtoleranzen ansteigend belastet werden, bis ein Ausfallpunkt für die Speicherzelle (101) bestimmt wird. Auf diese Weise können „schwache“ Speicherzellen in einem Feld identifiziert werden, und geeignete Maßnahme können ergriffen werden, falls nötig, um diese schwachen Zellen zu berücksichtigen.

    7.
    发明专利
    未知

    公开(公告)号：DE10139099C2

    公开(公告)日：2003-06-18

    申请号：DE10139099

    申请日：2001-08-09

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HATSCH JOEL ,  KUENEMUND RONALD ,  KAMP WINFRIED ,  LACKERSCHMID EVA ,  SOELDNER HEINZ ,  KOEPPE SIEGMAR

    IPC: G06F7/60 ,  G06F7/50

    Abstract: The carry-ripple adder has 4 inputs (10,11,12,13) for reception of 4 input bits to be summated with the same weighting, 2 further inputs (C10,C11) for opposing entry of carry bits of the weighting, an output (S) for a sum bit of the weighting and 2 outputs (C0,C1) for 2 carry bits of twice and 4 times the weighting. An Independent claim for a carry-accelerated adder is also included.

    Techniken zur Verifikation einer Verlässlichkeit eines Speichers
    8.
    发明专利
    Techniken zur Verifikation einer Verlässlichkeit eines Speichers 未知

    公开(公告)号：DE102012104648B4

    公开(公告)日：2016-11-03

    申请号：DE102012104648

    申请日：2012-05-30

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HUBER PETER ,  HATSCH JOEL ,  HOFMANN KARL ,  KÖPPE SIEGMAR

    IPC: G11C29/04

    Abstract: Speichereinrichtung (100; 400; 800), umfassend: eine Speicherzelle (101) umfassend: ein Paar von kreuzgekoppelten Invertern (104, 106), welche eingerichtet sind, zusammenwirkend mindestens ein Datenbit zu speichern, und einen ersten Zugriffstransistor (108) und einen zweiten Zugriffstransistor (110), deren jeweilige Source-Anschlüsse mit jeweiligen Eingängen der Inverter (104, 106) gekoppelt sind, eine erste Bitleitung (BL), welche mit einem Drain-Anschluss des ersten Zugriffstransistors (108) gekoppelt ist, eine zweite Bitleitung (BL'), welche mit einem Drain-Anschluss des zweiten Zugriffstransistors (110) gekoppelt ist, eine Wortleitung (WL), welche mit einem ersten Gate-Anschluss des ersten Zugriffstransistors (108) und einem zweiten Gate-Anschluss des zweiten Zugriffstransistors (110) gekoppelt ist, einen ersten Bitleitungstreiber (418), welcher mit der ersten Bitleitung (BL) gekoppelt ist, und einen zweiten Bitleitungstreiber (418'), welcher mit der zweiten Bitleitung (BL') gekoppelt ist, wobei der erste und der zweite Bitleitungstreiber (418, 418') eingerichtet sind, wahlweise einen vorgegebenen Strompuls an die erste und die zweite Bitleitung (BL, BL') basierend auf einem in die Speicherzelle (101) zu schreibenden erwarteten Datenzustand zu aktivieren, und eine Verzerrungsschaltung (112; 412), die eine Vorladungsschaltung umfasst, wobei die Vorladungsschaltung (414, 416) eine Pull-Down-Schaltung (414) umfasst, welche mit zumindest einer der ersten und zweiten Bitleitung (BL, BL') gekoppelt ist und eingerichtet ist, wahlweise Strom zu der zumindest einen der ersten und zweiten Bitleitung (BL, BL') hinzuzufügen oder hiervon abzuziehen, um die Schreibtoleranz oder Lesetoleranz zu testen.

    Identifikationsschaltung und Verfahren zum Erzeugen eines Identifikationsbits
    9.
    发明专利
    Identifikationsschaltung und Verfahren zum Erzeugen eines Identifikationsbits 未知

    公开(公告)号：DE102010024622A1

    公开(公告)日：2011-12-22

    申请号：DE102010024622

    申请日：2010-06-22

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： D ARGOUGES MICHEL ,  HATSCH JOEL ,  HUBER PETER ,  KAMP WINFRIED ,  KOEPPE SIEGMAR ,  KUENEMUND THOMAS

    IPC: H04L9/10 ,  G06F12/14 ,  G06F21/72 ,  H04L9/26

    Abstract: Halbleiterbaustein aufweisend eine Identifikationsschaltung 100, wobei die Identifikationsschaltung 100 ferner eine Speicherzelle 10, aufweisend einen ersten Transistor mit einem ersten Wert einer Schalt-Charakteristik und einen zweiten Transistor mit einem zweiten Wert der Schalt-Charakteristik, wobei die Speicherzelle 10 derart ausgebildet ist, dass ein speicherzellenindividuelles Identifikationsbit in Abhängigkeit der fertigungsbedingten Unterschiede der ersten Schalt-Charakteristik des ersten Transistors und der zweiten Schalt-Charakteristik des zweiten Transistor erzeugt werden kann sowie eine Ansteuerschaltung 20, 20' für die Speicherzelle 10, wobei die Ansteuerschaltung 20, 20' eingerichtet ist, um ein oberes Versorgungspotential VDD und ein unteres Versorgungspotential VSS des Halbleiterbausteins unabhängig voneinander mit der Speicherzelle 10 zu verbinden oder zu trennen, aufweist.

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