公开(公告)号：FR2879800B1

公开(公告)日：2015-05-29

申请号：FR0507831

申请日：2005-07-22

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KAKOSCHKE RONALD ,  NIRSCHL THOMAS ,  SCHRUFER KLAUS ,  SHUM DANNY PAK CHUM

IPC: G11C11/40 ,  G11C16/04 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/861

公开(公告)号：FR2879800A1

公开(公告)日：2006-06-23

申请号：FR0507831

申请日：2005-07-22

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KAKOSCHKE RONALD ,  NIRSCHL THOMAS ,  SCHRUFER KLAUS ,  SHUM DANNY PAK CHUM

IPC: G11C11/40 ,  G11C16/04 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/861

Abstract: Un dispositif à mémoire utilisant des transistors à effet de champ à effet tunnel (TFET) et des lignes de bits enterrées, est présenté. Le dispositif à mémoire comprend une matrice contenant des rangées et des colonnes de cellules de mémoire. Chaque cellule de mémoire contient au moins un transistor de cellule qui à son tour, contient des premières régions dopées et des deuxièmes régions dopées, l'une d'entre elles étant une source et l'autre un drain. Le dispositif à mémoire comprend des lignes WL0 à WL4 de mots dont chacune est reliée à des cellules de mémoire d'une rangée, et des lignes de bits WO à WZ dont chacune est reliée à des cellules de mémoire d'une colonne. Les premières régions dopées sont d'un type de dopage différent de celui des deuxièmes régions dopées.

公开(公告)号：GB2417131B

公开(公告)日：2006-10-11

申请号：GB0513538

申请日：2005-07-01

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KAKOSCHKE RONALD ,  NIRSCHL THOMAS ,  SCHRUFER KLAUS ,  SHUM DANNY PAK-CHUM

IPC: H01L29/70 ,  G11C16/04 ,  H01L27/115 ,  H01L29/861

Abstract: A method of fabricating a memory device in a semiconductor substrate, the device having a memory array having a plurality of memory cell transistors arranged in rows and columns. The method includes forming a plurality of tunneling field effect transistors, forming a first well of the second doping type, forming a second well of the first doping type surrounding the first well, forming a first word line connected to a first row of memory cell transistors, forming a first bit line to control a voltage of doped drain regions of tunneling field effect transistors of a first column of memory cell transistors, and forming a second bit line parallel to the first bit line.

公开(公告)号：GB2417131A

公开(公告)日：2006-02-15

申请号：GB0513538

申请日：2005-07-01

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KAKOSCHKE RONALD ,  NIRSCHL THOMAS ,  SCHRUFER KLAUS ,  SHUM DANNY PAK-CHUM

IPC: H01L29/70 ,  G11C16/04 ,  H01L27/115 ,  H01L29/861

Abstract: The memory device comprises an array of tunnel field effect transistors (TFETs) where a memory state of the device is determined by the quantity of charge stored on a floating gate. The charge stored on the floating gate is injected from an inversion layer formed in the device channel during programming. The device is configured with TFETs arranged in columns with buried bit lines connecting first conductivity type source regions and raised bitlines connecting second conductivity type drain regions. Wordlines interconnect the control gate lines of TFETs arranged in rows.