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    Integrated memory device and method of manufacturing the same
    1.
    发明专利
    Integrated memory device and method of manufacturing the same 有权
    集成存储器件及其制造方法

    公开(公告)号：JP2006054435A

    公开(公告)日：2006-02-23

    申请号：JP2005198146

    申请日：2005-07-06

    Applicant: Infineon Technologies Ag ,  インフィネオン テクノロジーズ アクチエンゲゼルシャフト

    Inventor： KAKOSCHKE RONALD ,  NIRSCHL THOMAS ,  SCHRUEFER KLAUS ,  SHUM DANNY PAK-CHUM

    IPC: H01L21/8247 ,  G11C16/04 ,  H01L21/8244 ,  H01L21/8246 ,  H01L27/105 ,  H01L27/11 ,  H01L27/112 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  H01L29/861

    CPC classification number: G11C16/0416 ,  H01L27/115 ,  H01L29/8616

    Abstract: PROBLEM TO BE SOLVED: To provide a memory device which can be easily manufactured and whose cell size can be shrunk.
    SOLUTION: The memory device, in which tunnel field-effect transistors (TFET) and embedded bit lines are used, includes a matrix containing a plurality of rows and columns of memory cells. Each memory cell includes at least one cell transistor (T01 to Tmn). The cell transistor includes a first doped region and a second doped region, wherein the one is a source region (98) and the other is a drain region (152). The memory device includes a plurality of word lines (WL0 to WLn). Each word line is connected to the memory cells belonging to the row and to the bit lines, while each bit line is connected to the memory cells belonging to the column. The doping type of the first doped region and that of the second doping region are different.
    COPYRIGHT: (C)2006,JPO&NCIPI

    Abstract translation: 要解决的问题：提供可以容易地制造并且其单元尺寸可以缩小的存储器件。 解决方案：使用隧道场效应晶体管（TFET）和嵌入式位线的存储器件包括包含多个行和列的存储器单元的矩阵。 每个存储单元包括至少一个单元晶体管（T01至Tmn）。 单元晶体管包括第一掺杂区和第二掺杂区，其中一个是源极区（98），另一个是漏极区（152）。 存储装置包括多个字线（WL0〜WLn）。 每个字线连接到属于行和位线的存储单元，而每个位线连接到属于该列的存储单元。 第一掺杂区域和第二掺杂区域的掺杂类型不同。 版权所有（C）2006，JPO＆NCIPI

    ONE TRANSISTOR FLASH MEMORY CELL
    2.
    发明申请
    ONE TRANSISTOR FLASH MEMORY CELL 审中-公开
    一个晶体管闪存单元

    公开(公告)号：WO2005001937A3

    公开(公告)日：2005-04-07

    申请号：PCT/EP2004051254

    申请日：2004-06-25

    Applicant: INFINEON TECHNOLOGIES AG ,  KAKOSCHKE RONALD ,  TEMPEL GEORG ,  SHUM DANNY

    Inventor： KAKOSCHKE RONALD ,  TEMPEL GEORG ,  SHUM DANNY

    IPC: H01L21/8247 ,  H01L27/115 ,  H01L21/105 ,  H01L21/763

    CPC classification number: H01L27/11526 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11546

    Abstract: An integrated circuit has a high voltage area, a logie area and a memory array for forming a system on a chip that includes linear, logic and memory devices. The memory has floating gate transistors disposed in a triple well structure with a raised drain bit line 13 substantially vertically aligned with a buried source bit line 14. The memory array separates the columns with deep trenches 46 that may also be formed into charge pump capacitors.

    Abstract translation: 集成电路具有用于在包括线性，逻辑和存储器装置的芯片上形成系统的高电压区域，逻辑区域和存储器阵列。 存储器具有设置在三阱结构中的浮置栅极晶体管，其具有与掩埋源位线14基本上垂直对准的升高漏极位线13.存储器阵列将深沟槽46分离，所述深沟槽46也可以形成为电荷泵电容器。

    INTEGRATED CIRCUIT ARRANGEMENT COMPRISING ISOLATING TRENCHES AND A FIELD EFFECT TRANSISTOR, AND ASSOCIATED PRODUCTION METHOD
    3.
    发明申请
    INTEGRATED CIRCUIT ARRANGEMENT COMPRISING ISOLATING TRENCHES AND A FIELD EFFECT TRANSISTOR, AND ASSOCIATED PRODUCTION METHOD 审中-公开
    集成电路和方法

    公开(公告)号：WO2004102667A2

    公开(公告)日：2004-11-25

    申请号：PCT/EP2004050718

    申请日：2004-05-05

    Applicant: INFINEON TECHNOLOGIES AG ,  KAKOSCHKE RONALD ,  SCHULER FRANZ

    Inventor： KAKOSCHKE RONALD ,  SCHULER FRANZ

    IPC: H01L21/336 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788

    CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L29/66825

    Abstract: The invention relates to a memory circuit arrangement comprising a memory cell region (12) that contains a plurality of memory cell transistors (T00 to T21). The memory cell transistors (T00, T01) in a column are selected by means of a selection transistor (TD0). Said selection transistor (TD0) is a triple control-region transistor, whose control region extends as far as isolation trenches (G0, G1). The latter (G0, G1) also isolate the memory cell transistors (T00, T10) of different columns in the memory cell field (12). Said arrangement increases the level of integration.

    Abstract translation: 进行了说明，除其他外，存储器电路装置包括一个存储单元区域（12）。 的存储单元区域（12）包括多个存储器单元晶体管（TOO至T21）。 列的存储单元晶体管（T00，T01）通过一个选择晶体管（TD0）来选择。 选择晶体管（TD0）是具有控制区域中的三控制部晶体管延伸到所述隔离沟槽（G0，G1）。 隔离（G0，G1）也用来隔离的存储单元阵列（12）的不同列的存储单元晶体管（T00，T10）。 通过这种安排，集成度可以进一步提高。

    MEMORY CELL ARRAYS AND METHOD FOR THE PRODUCTION THEREOF
    7.
    发明申请
    MEMORY CELL ARRAYS AND METHOD FOR THE PRODUCTION THEREOF 审中-公开
    存储单元阵列及其HERSTELLUNGSSVERFAHREN

    公开(公告)号：WO02080275A3

    公开(公告)日：2003-01-30

    申请号：PCT/EP0201508

    申请日：2002-02-13

    Applicant: INFINEON TECHNOLOGIES AG ,  KAKOSCHKE RONALD ,  WILLER JOSEF

    Inventor： KAKOSCHKE RONALD ,  WILLER JOSEF

    IPC: H01L27/10 ,  H01L21/8246 ,  H01L21/8247 ,  H01L27/105 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

    CPC classification number: H01L27/11568 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11573

    Abstract: A method for the production of bitlines (40) for a memory cell array, firstly comprises the step of preparation of a layer structure from a substrate (10) with a transistor trough (12) implanted in a surface thereof, a memory medium layer sequence (20), provided on the surface of the substrate (10) and a gate region layer (22), provided on the memory medium layer sequence (20). Bitline recesses are generated in the gate region layer (22), extending to the memory medium layer sequence (20). Insulating separation layers (36) are then generated on lateral surfaces of the bitline recesses, whereupon a source/drain implantation (38) is carried out after a complete or partial removal of the memory medium layer sequence (20) in the region of the bitline recesses. The substrate is completely exposed in the region of the bitline recesses should this not be the case before the implantation. A metallisation is then generated on the exposed substrate for production of metallic bitlines (40). Said metallisation is insulated from the gate region layer (22) by means of the insulating separation layers (36).

    Abstract translation: 一种用于制造的位线（40），用于存储单元阵列的方法首先包括提供用于存储介质层序列中的衬底（10）的表面上提供基底具有在其植入的晶体管槽的表面的层结构（10）（12），一个的步骤（20 ）和（上提供的栅极区层（22上的存储介质的层序列20））。 在栅极区域层（22）是Bitleitungsausnehmungen范围达到生成所述存储介质的层序列（20）。 随后，绝缘间隔物层被形成（36）在Bitleitungsausnehmungen的侧表面，存储器介质层序列（20）的在Bitleitungsausnehmungen的执行区域的完全或部分除去后，于是一个源极/漏极注入（38）。 接着，将基板在Bitleitungsausnehmungen的区域被完全暴露，如果这不是在植入之前进行。 然后用于制造金属位线（40）的金属化形成暴露的衬底，其特征在于，通过从所述栅极区层（22）的绝缘间隔物（36），金属化是绝缘上。

    Halbleitervorrichtungen mit tiefen Grabenisolationsstrukturen und Verfahren zu deren Anfertigung
    8.
    发明专利
    Halbleitervorrichtungen mit tiefen Grabenisolationsstrukturen und Verfahren zu deren Anfertigung 未知

    公开(公告)号：DE102006021070B4

    公开(公告)日：2017-06-22

    申请号：DE102006021070

    申请日：2006-05-05

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KAKOSCHKE RONALD ,  PESCINI LAURA ,  STIFTINGER MARTIN ,  STRENZ ROBERT ,  SHUM DANNY PAK-CHUM ,  TILKE ARMIN

    IPC: H01L21/762 ,  H01L27/115

    Abstract: Halbleitervorrichtung (300, 500), umfassend: ein Werkstück, mindestens zwei Vorrichtungen ausgebildet innerhalb des Werkstücks, mindestens eine tiefe Grabenisolationsstruktur (316, 516) enthaltend einen Deckabschnitt und einen Bodenabschnitt ausgebildet innerhalb des Werkstücks zwischen den mindestens zwei Vorrichtungen, einen parasitären Transistor ausgebildet in dem Werkstück nahe der mindestens einen tiefen Grabenisolationsstruktur (316, 516), wobei der parasitäre Transistor eine Schwellspannung aufweist, eine dünne isolierende Auskleidung (310, 510) auskleidend die mindestens eine tiefe Grabenisolationsstruktur (316, 516), ein halbleitendes Material (344, 544) füllend mindestens den Deckabschnitt der mindestens einen tiefen Grabenisolationsstruktur (316, 516) innerhalb der dünnen isolierenden Auskleidung (310, 510), ein Mittel zum Erhöhen der Schwellspannung des parasitären Transistors, wobei das Werkstück umfasst: eine erste Wanne (306, 506) umfassend mindestens einen ersten Dotierstoff eines ersten Dotierstofftyps und eine zweite Wanne (304, 504) umfassend mindestens einen zweiten Dotierstoff eines zweiten Dotierstofftyps angeordnet unterhalb der ersten Wanne (306, 506), wobei der mindestens eine zweite Dotierstofftyp unterschiedlich vom mindestens einen ersten Dotierstofftyp ist, wobei die mindestens eine tiefe Grabenisolationsstruktur (316, 516) sich in die erste Wanne (306, 506) hinein und mindestens teilweise in die zweite Wanne (304, 504) hinein erstreckt, und wobei die zwei Vorrichtungen eine erste Flashspeicherzelle und eine zweite Flashspeicherzelle ausgebildet ...

    10.
    发明专利
    未知

    公开(公告)号：DE10319271A1

    公开(公告)日：2004-11-25

    申请号：DE10319271

    申请日：2003-04-29

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： GRUBER WOLFGANG ,  KAKOSCHKE RONALD ,  SCHWEIZER THOMAS ,  WEGERTSEDER DOMINIK

    IPC: G11C5/02 ,  H01L25/18 ,  H01L25/065 ,  G11C11/34

    Abstract: A memory circuit arrangement and fabrication method thereof are presented in which the parts of the memory circuit arrangement are situated on two different substrates. An integrated memory cell array is situated on one substrate. An integrated control circuit that controls access to the memory cells is situated on the other (logic circuit) substrate. The control circuit controls sequences when reading, writing or erasing content of a memory cell. The logic circuit substrate also contains a CPU and encryption coprocessor. The memory circuit contains a sense amplifier, with the aid of which the memory state of a memory cell can be determined, and a decoding circuit that selects a word or bit line.

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