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    SEMICONDUCTOR MEMORY CELL AND METHOD OF PRODUCING THE SAME
    1.
    发明专利
    SEMICONDUCTOR MEMORY CELL AND METHOD OF PRODUCING THE SAME 审中-公开

    公开(公告)号：JP2012109577A

    公开(公告)日：2012-06-07

    申请号：JP2011269125

    申请日：2011-12-08

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： NIRSCHL THOMAS ,  OLBRICH ALEXANDER ,  MARTIN OSTERMEYER

    IPC: H01L21/8242 ,  H01L21/02 ,  H01L27/108

    Abstract: PROBLEM TO BE SOLVED: To provide a semiconductor memory cell and a method of producing the same which can reduce manufacturing cost and increase integration density of a semiconductor memory cell where a storage capacitor is connected to a selection transistor (AT).SOLUTION: The storage capacitor is formed as a contact hole capacitor KK in at least one contact hole for a source region S or a drain region D. Such a semiconductor memory cell can especially be produced cost-effectively and allows a high integration density.

    Nvm overlapping write method
    2.
    发明专利
    Nvm overlapping write method 有权
    NVM重写方法

    公开(公告)号：JP2011165310A

    公开(公告)日：2011-08-25

    申请号：JP2011025998

    申请日：2011-02-09

    Applicant: Infineon Technologies Ag ,  インフィネオン テクノロジーズ アーゲー

    Inventor： NIRSCHL THOMAS ,  BUKETHAL CHRISTOPH ,  OTTERSTEDT JAN

    IPC: G11C16/02 ,  G11C16/04 ,  G11C16/06

    CPC classification number: G11C16/10 ,  G11C8/08

    Abstract: PROBLEM TO BE SOLVED: To provide a structure and a method for increasing the operational speed of an memory array, and reducing the entire programming time of the memory array. SOLUTION: The method and the structure provided therein reduce maximum write current consumption for writing a plurality of data bits to a NVM array by writing the data bits sharing an activated word line at different times (e.g., activating bit lines associated with an activated word line at different times). Write operations of respective data bits which individually utilize only a fraction of the overall write window of the bits are interleaved so that maximum write currents of respective bits are offset in time from the maximum write current of the other bit. The interleaving of data bit write windows allows a larger number of data bits to be written without exceeding system specifications (e.g., maximum current), thus shortening an overall memory write time. COPYRIGHT: (C)2011,JPO&INPIT

    Abstract translation: 要解决的问题：提供用于增加存储器阵列的操作速度并减少存储器阵列的整个编程时间的结构和方法。 解决方案：其中提供的方法和结构通过在不同时间写入共享激活字线的数据位（例如，激活与...相关联的位线）来减少将多个数据位写入NVM阵列的最大写入电流消耗 激活字线在不同时间）。 单独利用比特的整个写入窗口的一部分的各个数据位的写入操作被交织，使得各个比特的最大写入电流在时间上偏离另一个比特的最大写入电流。 数据位写入窗口的交错允许在不超过系统规格（例如，最大电流）的情况下写入更大数量的数据位，从而缩短整体存储器写入时间。 版权所有（C）2011，JPO＆INPIT

    Integrated memory device and method of manufacturing the same
    4.
    发明专利
    Integrated memory device and method of manufacturing the same 有权
    集成存储器件及其制造方法

    公开(公告)号：JP2006054435A

    公开(公告)日：2006-02-23

    申请号：JP2005198146

    申请日：2005-07-06

    Applicant: Infineon Technologies Ag ,  インフィネオン テクノロジーズ アクチエンゲゼルシャフト

    Inventor： KAKOSCHKE RONALD ,  NIRSCHL THOMAS ,  SCHRUEFER KLAUS ,  SHUM DANNY PAK-CHUM

    IPC: H01L21/8247 ,  G11C16/04 ,  H01L21/8244 ,  H01L21/8246 ,  H01L27/105 ,  H01L27/11 ,  H01L27/112 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  H01L29/861

    CPC classification number: G11C16/0416 ,  H01L27/115 ,  H01L29/8616

    Abstract: PROBLEM TO BE SOLVED: To provide a memory device which can be easily manufactured and whose cell size can be shrunk.
    SOLUTION: The memory device, in which tunnel field-effect transistors (TFET) and embedded bit lines are used, includes a matrix containing a plurality of rows and columns of memory cells. Each memory cell includes at least one cell transistor (T01 to Tmn). The cell transistor includes a first doped region and a second doped region, wherein the one is a source region (98) and the other is a drain region (152). The memory device includes a plurality of word lines (WL0 to WLn). Each word line is connected to the memory cells belonging to the row and to the bit lines, while each bit line is connected to the memory cells belonging to the column. The doping type of the first doped region and that of the second doping region are different.
    COPYRIGHT: (C)2006,JPO&NCIPI

    Abstract translation: 要解决的问题：提供可以容易地制造并且其单元尺寸可以缩小的存储器件。 解决方案：使用隧道场效应晶体管（TFET）和嵌入式位线的存储器件包括包含多个行和列的存储器单元的矩阵。 每个存储单元包括至少一个单元晶体管（T01至Tmn）。 单元晶体管包括第一掺杂区和第二掺杂区，其中一个是源极区（98），另一个是漏极区（152）。 存储装置包括多个字线（WL0〜WLn）。 每个字线连接到属于行和位线的存储单元，而每个位线连接到属于该列的存储单元。 第一掺杂区域和第二掺杂区域的掺杂类型不同。 版权所有（C）2006，JPO＆NCIPI

    PROCEDE D'ECRITURE A CHEVAUCHEMENT DANS UNE MEMOIRE NON REMANENTE
    6.
    发明专利
    PROCEDE D'ECRITURE A CHEVAUCHEMENT DANS UNE MEMOIRE NON REMANENTE 未知

    公开(公告)号：FR2956228B1

    公开(公告)日：2018-10-12

    申请号：FR1100362

    申请日：2011-02-07

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： NIRSCHL THOMAS ,  BUKETHAL CHRISTOPH ,  OTTERSTEDT JAN

    IPC: G06F15/173 ,  G11C7/06

    Abstract: Circuit de commande de débit d'écriture qui comprend un circuit de commande configuré pour activer au moins une ligne de mots, écrire un premier bit de données dans une première cellule de mémoire associée à la ligne de mots activée, écrire un bit de données suivant dans une cellule de mémoire suivante associée à la ligne de mots activée en procurant un registre à décalage configuré pour que le circuit de commande retarde la procuration du premier état de polarisation d'écriture et de l'état de polarisation d'écriture suivant d'une durée non nulle d'imbrication de fenêtre d'écriture.

    Wortleitungs-Adressenscan
    7.
    发明专利
    Wortleitungs-Adressenscan 未知

    公开(公告)号：DE102014018183A1

    公开(公告)日：2015-06-18

    申请号：DE102014018183

    申请日：2014-12-09

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BACKHAUSEN ULRICH ,  KERN THOMAS ,  NIRSCHL THOMAS ,  LIEBERMANN THOMAS

    IPC: G11C29/02

    Abstract: Die Erfindung bezieht sich auf Systeme und Verfahren zum Durchführen eines Wortleitungs-Adressenscans in einem Halbleiterspeicher. Genauer gesagt stellt die Erfindung ein System und ein Verfahren zum Durchführen von drei Scans für das Testen von Adressdekodiererschaltungen und Wortleitungstreiberschaltungen bereit. Der erste Scan stellt fest, ob nur eine einzige Wortleitung ausgewählt ist. Der zweite Scan stellt fest, ob die Wortleitungs-Anstiegszeit auf einen Zielspannungspegel innerhalb einer spezifizierten Zeit liegt. Schließlich stellt der dritte Scan fest, ob die korrekte Wortleitung ausgewählt wurde. Die vorliegende Erfindung kann alle drei Scans oder eine Kombination der drei Scans realisieren.

    SCHALTUNGSANORDNUNG UND VERFAHREN ZUM BETREIBEN EINER SCHALTUNGSANORDNUNG
    8.
    发明专利
    SCHALTUNGSANORDNUNG UND VERFAHREN ZUM BETREIBEN EINER SCHALTUNGSANORDNUNG 未知

    公开(公告)号：DE102014111813A1

    公开(公告)日：2015-02-19

    申请号：DE102014111813

    申请日：2014-08-19

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： NIRSCHL THOMAS ,  HOFTER PHILLIPP

    IPC: G11C7/06

    Abstract: Es wird eine Schaltungsanordnung vorgeschlagen, umfassend eine Vielzahl von elektronischen Komponenten, eine Vielzahl von ersten Zugangsleitungen und zweite Zugangsleitungen, wobei jede elektronische Komponente mit mindestens einer der ersten Zugangsleitungen und zweiten Zugangsleitungen gekoppelt ist, wobei die zweiten Zugangsleitungen mindestens zwei Bitleitungen umfassen, eine Zugangssteuereinheit, die eingerichtet ist, um einen Zugang zu mindestens einer elektronischen Komponente aus der Vielzahl der elektronischen Komponenten mittels der mindestens einen ersten Zugangsleitung und der zweiten Zugangsleitungen zu steuern, eine erste Gruppe von Schaltern, wobei jeder Schalter mindestens einen Steueranschluss und mindestens zwei gesteuerte Anschlüsse umfasst, wobei jeder Schalter der ersten Gruppe von Schaltern über dessen Steueranschluss mit einer der mindestens zwei Bitleitungen verbunden ist und über dessen gesteuerte Anschlüsse in einem Pfad zwischen einer der ersten Zugangsleitungen und einem Messverstärker angeschlossen ist, wobei benachbarte Schalter der ersten Gruppe von Schaltern über deren Steueranschlüsse mit unterschiedlichen Bitleitungen der mindestens zwei Bitleitungen verbunden sind.

    System und Verfahren zur Bitleitungssteuerung
    10.
    发明专利
    System und Verfahren zur Bitleitungssteuerung 未知

    公开(公告)号：DE102010000477A1

    公开(公告)日：2010-09-30

    申请号：DE102010000477

    申请日：2010-02-19

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： NIRSCHL THOMAS

    IPC: G11C7/12

    Abstract: Bei einer Ausführungsform wird ein Bitleitungstreiber offenbart. Der Treiber besitzt einen ersten Treiber (202) mit einem Sourceanschluss, der mit einem Hochspannungsversorgungsbus gekoppelt ist, und einem Drainanschluss, der mit der Bitleitung (BL) gekoppelt ist, und einen zweiten Treiber (204) mit einem Sourceanschluss, der mit einem Hochspannungs-Rückführungsbus gekoppelt ist, und einem Drainanschluss, der mit der Bitleitung (BL) gekoppelt ist. Der Treiber besitzt außerdem einen ersten Vortreiber (206), der mit einem Gateanschluss des ersten Treibers (202) gekoppelt ist, und einen zweiten Vortreiber (210), der mit einem Gateanschluss des zweiten Treibers (212) gekoppelt ist. Der erste Treiber (202) und der zweite Treiber (204) verwenden eine erste Art von Transistor und der erste Vortreiber (208) und der zweite Vortreiber (212) verwenden eine zweite Art von Transistor. Die erste Art von Transistor besitzt eine höhere Nennspannung als die zweite Art von Transistor.

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