公开(公告)号：WO2004042736A2

公开(公告)日：2004-05-21

申请号：PCT/EP0312100

申请日：2003-10-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MENKE MANFRED ,  TERLETZKI HARTMUD

IPC: H01L21/761 ,  H01L21/8242 ,  H01L27/02 ,  H01L27/088 ,  H01L27/108 ,  G11C11/4074 ,  H01L21/8234

CPC classification number: H01L27/10885 ,  H01L21/761 ,  H01L27/0207 ,  H01L27/088 ,  H01L27/10894 ,  H01L27/10897

Abstract: The present invention avoids leakage in semiconductors, such as dynamic random access memory (DRAM) devices, caused by word line/bit line shorts by locating transistors (e.g., isolator, current limiter, equalize) inside isolated p-wells.

Abstract translation: 本发明通过在隔离的p阱内设置晶体管（例如，隔离器，限流器，均衡器）来避免由字线/位线短路导致的半导体（例如动态随机存取存储器（DRAM）器件）的泄漏。

公开(公告)号：DE60023583T2

公开(公告)日：2006-07-27

申请号：DE60023583

申请日：2000-03-06

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FRANKOWSKY GERD ,  TERLETZKI HARTMUD

IPC: G01R31/28 ,  G01R31/319 ,  G01R29/027 ,  G01R31/30 ,  G01R31/317 ,  G01R31/3193 ,  G11C29/00 ,  H01L21/66

Abstract: A semiconductor circuit is provided including circuitry for producing a pulse. A plurality, n, of delay elements are provided each enabled and disabled in parallel by the pulse. Each delay element is adapted to transmit the pulse from an input to an output, with the pulse reaching the respective outputs at different times. A plurality, n-1, of detectors is provided each having an input coupled to an input of a corresponding delay element. Each detector is adapted to set a state of its output to a predetermined state, from a plurality of states, in response to receiving a portion of the pulse. The outputs of the detectors are coupled to output pins of the semiconductor circuit. A tester is provided that is adapted to couple to the semiconductor output pins and detect the state of the detector outputs.

公开(公告)号：DE10261328A1

公开(公告)日：2003-07-17

申请号：DE10261328

申请日：2002-12-27

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LEHMANN GUNTHER ,  FRANKOWSKY GERD ,  TERLETZKI HARTMUD

IPC: G11C7/10 ,  G11C7/18 ,  G11C11/4096 ,  G11C11/4097 ,  G11C8/00

Abstract: A memory is provided having an array of rows and columns of memory cells. The memory includes plurality of sense amplifiers, each one having a true terminal and a compliment terminal. The memory also includes a plurality of pairs of twisted bit lines, each one of the pairs of lines being coupled to true and compliment terminals of a corresponding one of the plurality of sense amplifiers. A plurality of word lines is provided, each one being connected to a corresponding one of the rows of memory cells. An address logic section is fed by column address signals, fed to the bit lines, and row address signals, fed to the word lines, for producing invert/non-invert signals in accordance with the fed row and column address signals. The memory includes a plurality of inverters each one being coupled to a corresponding one of the sense amplifiers for inverting data fed to or read from the sense amplifier selectively in accordance with the invert/non-invert signals produced by the address logic.

公开(公告)号：DE102011001527B4

公开(公告)日：2019-03-28

申请号：DE102011001527

申请日：2011-03-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： TERLETZKI HARTMUD

IPC: H01L27/06 ,  H01L21/762 ,  H01L27/08

Abstract: Halbleiterchip (10, 20, 30, 40, 50), aufweisend:ein Substrat (16), das eine Oberfläche aufweist;einen Transistor (17, 23, 33, 43, 53) und einen Substratkontakt (18, 27, 37, 47, 57), die auf dem Substrat (16) gebildet ist;einen Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61), der in der Oberfläche gebildet und mindestens teilweise zwischen dem Transistor (17, 23, 33, 43, 53) und dem Substratkontakt (18, 27, 37, 47, 57) angeordnet ist;mindestens einen Kondensator (12, 22, 32, 42, 52), der mindestens teilweise in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) vergraben ist; undeinen Flachgrabenisolator (STI), der in der Oberfläche angeordnet ist, wobei der Substratkontakt (18, 27, 37, 47, 57) zwischen dem Flachgrabenisolator (STI) und dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) angeordnet ist.

公开(公告)号：DE102016102796A1

公开(公告)日：2017-08-17

申请号：DE102016102796

申请日：2016-02-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： TERLETZKI HARTMUD

IPC: H03K19/0175

Abstract: Gemäß einer Ausführungsform wird ein Pegelumsetzer beschrieben, der einen ersten Pfad und einen zweiten Pfad, wobei jeder Pfad einen ersten Feldeffekttransistor und einen zweiten Feldeffekttransistor von entgegengesetzten Kanaltypen, die in Reihe gekoppelt sind, umfasst, eine Ausgangsschaltung, die mit einem Kopplungsknoten des ersten Feldeffekttransistors und des zweiten Feldeffekttransistors des ersten Pfades oder des zweiten Pfades gekoppelt ist, die dazu konfiguriert ist, ein Ausgangspotential auf der Basis eines Potentials des Kopplungsknotens auszugeben, eine Eingangsschaltung, die dazu konfiguriert ist, in Abhängigkeit von einer Eingabe in die Eingangsschaltung entweder den zweiten Feldeffekttransistor des ersten Pfades oder den zweiten Feldeffekttransistor des zweiten Pfades auf einen Logikpegel umzuschalten, der den zweiten Feldeffekttransistor einschaltet, eine Unterschaltung für jeden Pfad, die mit dem Gate des zweiten Feldeffekttransistors des Pfades gekoppelt ist, wobei die Unterschaltung dazu konfiguriert ist, in Reaktion darauf, dass das Gate des zweiten Feldeffekttransistors auf einen Logikpegel umgeschaltet wird, der den zweiten Feldeffekttransistor einschaltet, das Gate des ersten Feldeffekttransistors auf den Logikpegel zu setzen, um den ersten Feldeffekttransistor auszuschalten, umfasst.

公开(公告)号：DE102014224846A1

公开(公告)日：2016-06-09

申请号：DE102014224846

申请日：2014-12-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： TERLETZKI HARTMUD

IPC: H01L29/78 ,  H01L23/60

Abstract: Ausführungsformen der vorliegenden Erfindung stellen eine FET-Vorrichtung bereit, die Folgendes aufweist: ein Halbleitersubstrat einer ersten leitenden Art mit einer Oberfläche; ein Drainkontaktgebiet einer zweiten leitenden Art, das sich von der Substratoberfläche in das Substrat erstreckt; ein erstes und zweites Gatekontaktgebiet, die auf der Substratoberfläche der Substratoberfläche gebildet sind, wobei das erste und zweite Gategebiet auf dem Substrat entlang gegenüberliegenden Seiten des Drainkontaktgebiets so gebildet sind, dass das Drainkontaktgebiet zwischen dem ersten und zweiten Gategebiet angeordnet ist; und ein erstes und zweites Sourcekontaktgebiet der zweiten leitenden Art, die sich von der Substratoberfläche in das Substrat erstrecken, wobei das erste Sourcekontaktgebiet auf dem Substrat entlang dem ersten Gategebiet gebildet ist und das zweite Sourcekontaktgebiet auf dem Substrat entlang dem zweiten Gategebiet gebildet ist; wobei sich ein Zwischensubstratgebiet der ersten leitenden Art von der Substratoberfläche durch das Drainkontaktgebiet in das Substrat erstreckt, wobei die FET-Vorrichtung ein Zwischensubstratkontaktgebiet der ersten leitenden Art aufweist, das sich innerhalb des Zwischensubstratgebiets von der Substratoberfläche in das Substrat erstreckt.

公开(公告)号：DE102011001527A1

公开(公告)日：2011-12-08

申请号：DE102011001527

申请日：2011-03-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： TERLETZKI HARTMUD

IPC: H01L27/06 ,  H01L21/762 ,  H01L27/08

Abstract: Ein Halbleiterchip (10, 20, 30, 40, 50) weist ein Substrat (16) mit einer Oberfläche, eine aktive Transistorregion (17) und eine Substratkontaktregion (18), die auf dem Substrat (16) gebildet ist, und einen Flachgrabenisolations-(STI-)Bereich (11, 21, 31, 41, 51, 61), der in der Oberfläche gebildet und mindestens teilweise zwischen der aktiven Transistorregion (17) und der Substratkontaktregion (18) angeordnet ist, und mindestens einen Kondensator (12, 22, 32, 42, 52), der mindestens teilweise in dem STI-Bereich (11, 21, 31, 41, 51, 61) vergraben ist.

公开(公告)号：DE102016102796B4

公开(公告)日：2017-12-07

申请号：DE102016102796

申请日：2016-02-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： TERLETZKI HARTMUD

IPC: H03K19/0175 ,  H03K19/094

Abstract: Pegelumsetzer, der Folgendes umfasst: einen ersten Pfad und einen zweiten Pfad, wobei jeder Pfad einen ersten Feldeffekttransistor und einen zweiten Feldeffekttransistor von entgegengesetzten Kanaltypen, die in Reihe gekoppelt sind, umfasst; eine Ausgangsschaltung, die mit einem Kopplungsknoten des ersten Feldeffekttransistors und des zweiten Feldeffekttransistors des ersten Pfades oder des zweiten Pfades gekoppelt ist, die dazu konfiguriert ist, ein Ausgangspotential auf der Basis eines Potentials des Kopplungsknotens auszugeben; eine Eingangsschaltung, die dazu konfiguriert ist, in Abhängigkeit von einer Eingabe in die Eingangsschaltung entweder den zweiten Feldeffekttransistor des ersten Pfades oder den zweiten Feldeffekttransistor des zweiten Pfades auf einen Logikpegel umzuschalten, der den zweiten Feldeffekttransistor einschaltet; für jeden Pfad eine Unterschaltung, die mit dem Gate des zweiten Feldeffekttransistors des Pfades gekoppelt ist, wobei die Unterschaltung dazu konfiguriert ist, in Reaktion darauf, dass das Gate des zweiten Feldeffekttransistors auf einen Logikpegel umgeschaltet wird, der den zweiten Feldeffekttransistor einschaltet, das Gate des ersten Feldeffekttransistors auf den Logikpegel zu setzen, um den ersten Feldeffekttransistor auszuschalten, wobei die Unterschaltung eine Diode ist, die zwischen das Gate des zweiten Feldeffekttransistors und das Gate des ersten Feldeffekttransistors des Pfades geschaltet ist, so dass sie das Potential gemäß dem Logikpegel, der den zweiten Feldeffekttransistor einschaltet, zum Gate des ersten Feldeffekttransistors liefert, oder ein Kondensator ist, der zwischen das Gate des zweiten Feldeffekttransistors und das Gate des ersten Feldeffekttransistors geschaltet ist.

公开(公告)号：DE60023583D1

公开(公告)日：2005-12-08

申请号：DE60023583

申请日：2000-03-06

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FRANKOWSKY GERD ,  TERLETZKI HARTMUD

IPC: G01R31/28 ,  G01R29/027 ,  G01R31/30 ,  G01R31/317 ,  G01R31/3193 ,  H01L21/66 ,  G01R31/319 ,  G11C29/00

Abstract: A semiconductor circuit is provided including circuitry for producing a pulse. A plurality, n, of delay elements are provided each enabled and disabled in parallel by the pulse. Each delay element is adapted to transmit the pulse from an input to an output, with the pulse reaching the respective outputs at different times. A plurality, n-1, of detectors is provided each having an input coupled to an input of a corresponding delay element. Each detector is adapted to set a state of its output to a predetermined state, from a plurality of states, in response to receiving a portion of the pulse. The outputs of the detectors are coupled to output pins of the semiconductor circuit. A tester is provided that is adapted to couple to the semiconductor output pins and detect the state of the detector outputs.

公开(公告)号：DE102004035273A1

公开(公告)日：2005-03-17

申请号：DE102004035273

申请日：2004-07-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LEHMANN GUNTHER ,  FRANKOWSKY GERD ,  TERLETZKI HARTMUD

IPC: H03K17/16 ,  H03K19/003 ,  H03K19/017 ,  H03K19/0185

Abstract: A system and method is provided for controlling the impedance and current of an off chip driver circuit to match to load driven by the driver and for reducing noise and ringing in the off chip driver circuit. The driver comprises a pull up transistor for switching the output of the driver to a high-voltage, a pull down transistor for switching the output of the driver to a low voltage, a first current mirror transistor coupled to the pull up transistor for controlling the current transmitted to a load connected to the driver when the output of the driver is at the high-voltage, and a second current mirror transistor coupled to the pull down transistor for controlling the current transmitted to the load when the output of the driver is at the low voltage. In addition, the driver may include a first pre-driver providing a gate signal for the pull up transistor having a controlled slew rate and a second pre-driver providing a gate signal for the pull down transistor having a controlled slew rate.