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    Memory controller that monitors the operation of the memory to determine the operating voltage and frequency of the memory.
    1.
    发明专利
    Memory controller that monitors the operation of the memory to determine the operating voltage and frequency of the memory. 未知

    公开(公告)号：GB2481491A

    公开(公告)日：2011-12-28

    申请号：GB201109041

    申请日：2011-05-26

    Applicant: INTEL CORP

    Inventor： DAVID HOWARD S ,  ALEXANDER JAMES W ,  SAH SUNEETA ,  HANEBUTTE ULF R ,  GORBATOV EUGENE

    IPC: G06F1/32

    Abstract: Disclosed is a memory controller coupled to the memory sub-system of a computing device via an interface. The controller monitors the operation of the memory and compares the operation of the memory to a plurality of performance threshold values. The controller then modifies the operating voltage and/or frequency of the memory based on the result of the comparison. The controller may also modify the memory powerdown policy and the memory prefetch policy. The voltage and/or frequency may be modified based on the latency sensitivity of the executing application. The host computing device may run an operating system that provides feedback to the controller to modify the performance thresholds. The monitored characteristics may be the amount of time that the processor is stall by the memory or the memory bandwidth utilisation.

    3.
    发明专利
    未知

    公开(公告)号：DE112006003122T5

    公开(公告)日：2008-12-11

    申请号：DE112006003122

    申请日：2006-12-11

    Applicant: INTEL CORP

    Inventor： ALEXANDER JAMES W ,  AGARWAL RAJAT ,  CHRISTENSON BRUCE A ,  CHENG KAI

    IPC: G06F13/16 ,  G06F13/42

    Abstract: A memory controller uses a scheme to retire two entries from a replay queue due to a single non-error response. Advantageously, entries in a replay queue may be retired earlier than conventional systems, minimizing the size of the replay queue.

    Verfahren und System, um die Operationen eines registrierten Speichermoduls zu verbessern
    6.
    发明专利
    Verfahren und System, um die Operationen eines registrierten Speichermoduls zu verbessern 未知

    公开(公告)号：DE102010013228B4

    公开(公告)日：2016-02-25

    申请号：DE102010013228

    申请日：2010-03-29

    Applicant: INTEL CORP

    Inventor： ALEXANDER JAMES W ,  BAINS KULJIT S ,  DAVID HOWARD S

    IPC: G11C7/22 ,  G06F1/04 ,  G11C7/10 ,  G11C11/4076

    Abstract: Verfahren zum Betreiben einer Taktschaltung (314, 410), die mit einem Speichercontroller (305) und einer Speichereinheit (390) gekoppelt ist, wobei der Speichercontroller (305) erste Eingabetakte für die Taktschaltung (314, 410) bereitstellt und die Taktschaltung (314, 410) zweite Eingabetakte für die Speichereinheit (390) bereitstellt, wobei das Verfahren umfasst: als Antwort auf Empfangen eines Befehlssignals zum Versetzen der Taktschaltung (314, 410) in einen ersten Modus Auswählen der ersten Eingabetakte als die zweiten Eingabetakte und Deaktivieren der Taktschaltung (314, 410); und als Antwort auf Empfangen eines Befehlssignals zum Versetzen der Taktschaltung (314, 410) in einen zweiten Modus Aktivieren der Taktschaltung (314, 410) und, bei Bestimmen, dass die Taktschaltung (314, 410) eingerastet ist, Auswählen der Ausgangstakte der Taktschaltung (314, 410) als die zweiten Eingabetakte.

    Verfahren und Vorrichtung zur Optimierung von Leistung und Latenz auf einer Verbindungsstrecke
    7.
    发明专利
    Verfahren und Vorrichtung zur Optimierung von Leistung und Latenz auf einer Verbindungsstrecke 未知

    公开(公告)号：DE112013004808T5

    公开(公告)日：2015-07-09

    申请号：DE112013004808

    申请日：2013-06-14

    Applicant: INTEL CORP

    Inventor： ALEXANDER JAMES W ,  GREMEL BUCK W ,  SHAH PINKESH J ,  NAIR MOHAN ,  TRIVEDI MALAY

    IPC: G06F9/06 ,  G06F9/30

    Abstract: Es werden eine Vorrichtung und ein Verfahren zur Optimierung von Latenz und Leistung einer Verbindungsstrecke offenbart, die innerhalb eines Systems auf Prozessorbasis arbeitet. Die Vorrichtung und das Verfahren enthalten ein Latenzmessinstrument, das in eine Warteschlange eingebaut ist, die nicht auf einem Warteschlangentiefenschwellenwert beruht. Die Vorrichtung und das Verfahren enthalten auch eine Rückmeldungslogik, die eine Leistungsreduktion um einen steigenden Latenzsollwert optimiert, um auf ein schwerfälliges Wiederversorgungsverhalten zu reagieren, das die physischen Eigenschaften der Verbindungsstrecke bedingen.

    Registered memory module
    10.
    发明专利
    Registered memory module 未知

    公开(公告)号：GB2470631A

    公开(公告)日：2010-12-01

    申请号：GB201005493

    申请日：2010-03-31

    Applicant: INTEL CORP

    Inventor： ALEXANDER JAMES W ,  BAINS KULJIT S ,  DAVID HOWARD S

    IPC: G11C7/22

    Abstract: The registered memory module allows asynchronous read and write operations when a PLL clock circuit in the registered memory module is being activated from a disabled status. When the PLL clock circuit is being activated it is bypassed using a logic circuit. After the PLL clock circuit is fully operational the bypass circuit is switched off and the memory module is operated in the synchronous mode. The registered memory module allows enabling or disabling of its clock circuit without any interruption of its operation other than changing to asynchronous mode thus preventing memory "black-outs" whilst the PLL circuit is activated. When the clock circuit in the registered memory module is disabled, the power consumption of the registered memory module can be reduced. The registered memory module is also allowed to enter or exit an asynchronous operation mode without entering or exiting a self-refresh or pre-charge power down operation mode of the registered memory module.

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