公开(公告)号：KR20180021831A

公开(公告)日：2018-03-05

申请号：KR20187002269

申请日：2016-04-22

Applicant: INTEL CORP

Inventor： KAM TIMOTHY Y ,  AHUJA SANDEEP ,  AGARWAL RAJAT ,  SODANI AVINASH ,  SUH JINHO ,  CHINTHAMANI MEENAKSHISUNDARAM

IPC: G06F1/20 ,  G05B11/42 ,  G06F1/32

CPC classification number: G06F1/206 ,  G06F1/3206 ,  G06F1/3225 ,  G06F1/3234 ,  G06F1/324 ,  G06F1/3275 ,  G06F2212/1028 ,  Y02D10/126 ,  Y02D10/14 ,  Y02D10/16

Abstract: 본명세서에서개시되는것은컴퓨팅디바이스의컴포넌트의열 스로틀링을구현하도록구성되는컴퓨팅디바이스이다. 컴퓨팅디바이스는전자컴포넌트와전자컴포넌트에열적으로커플링되는온도센서를포함한다. 컴퓨팅디바이스는온도센서로부터온도측정치를수신하고전자컴포넌트에대한스로틀링팩터를생성하는열 관리제어기를또한포함한다. 온도측정치가특정된임계값보다더 크면, 스로틀링팩터는전자컴포넌트에대한적어도성능보증이되도록전자컴포넌트의성능을감소시키기위한것이다.

Abstract translation: 这里公开了一种被配置为实现计算设备的组件的热节流的计算设备。 该计算设备包括热耦合到电子部件和电子部件的温度传感器。 该计算设备还包括热管理控制器，该热管理控制器从温度传感器接收温度测量结果并为电子部件生成节流因子。 如果温度测量值大于指定的阈值，则节流因数旨在降低电子组件的性能以至少保证电子组件的性能。

公开(公告)号：WO2011071649A3

公开(公告)日：2011-09-29

申请号：PCT/US2010056145

申请日：2010-11-10

Applicant: INTEL CORP ,  AGARWAL RAJAT ,  HUDDLESTON C SCOTT

Inventor： AGARWAL RAJAT ,  HUDDLESTON C SCOTT

IPC: H03M13/33

CPC classification number: G06F11/1064 ,  H03M13/1515 ,  H03M13/33 ,  H03M13/6362

Abstract: Methods and apparatuses for including synchronization data to be used for parallel processing in a block of data having error correcting code symbols. The block of data is encoded using an error correcting code. The resulting encoding includes three check symbols per 32 data symbols. At least one synchronization symbol corresponding to the data symbols is generated. The data symbols, the check symbols and the at least one synchronization symbol are combined. The combined data symbols, the check symbols and the at least one synchronization symbol are transmitted.

Abstract translation: 用于在具有纠错码符号的数据块中包括用于并行处理的同步数据的方法和设备。 数据块使用纠错码进行编码。 所得到的编码包括每32个数据符号的三个检查符号。 生成对应于数据符号的至少一个同步符号。 数据符号，检查符号和至少一个同步符号被组合。 传输组合的数据符号，校验符号和至少一个同步符号。

公开(公告)号：WO2012135431A3

公开(公告)日：2012-12-27

申请号：PCT/US2012031095

申请日：2012-03-29

Applicant: INTEL CORP ,  MCGINNIS DARRELL S ,  HUDDLESTON C SCOTT ,  AGARWAL RAJAT ,  CHINTHAMANI MEENAKSHISUNDARAM R

Inventor： MCGINNIS DARRELL S ,  HUDDLESTON C SCOTT ,  AGARWAL RAJAT ,  CHINTHAMANI MEENAKSHISUNDARAM R

IPC: G06F12/08 ,  G06F11/10 ,  G06F13/14

CPC classification number: G06F12/0893 ,  G06F11/1064 ,  G06F2212/6012 ,  H03M13/033 ,  H03M13/19 ,  H03M13/6527

Abstract: A dynamic random access memory (DRAM) is operated as a cache memory coupled with a processor core. A block of data is transmitted to the DRAM as even and odd pairs of bits from the processor core. The block of data includes N error correcting code (ECC) bits and 11*N data bits. Two or more cache lines are to be stored in a memory page with tag bits aggregated together within the page.

Abstract translation: 动态随机存取存储器（DRAM）作为与处理器核心耦合的高速缓冲存储器来操作。 一块数据作为来自处理器内核的偶数和奇数对比特传送给DRAM。 数据块包括N个纠错码（ECC）比特和11×N个数据比特。 两个或更多高速缓存行将被存储在页面中具有聚合在一起的标签位的存储器页面中。

公开(公告)号：WO2007078711A3

公开(公告)日：2007-09-20

申请号：PCT/US2006047322

申请日：2006-12-11

Applicant: INTEL CORP ,  ALEXANDER JAMES W ,  AGARWAL RAJAT ,  CHRISTENSON BRUCE A ,  CHENG KAI

Inventor： ALEXANDER JAMES W ,  AGARWAL RAJAT ,  CHRISTENSON BRUCE A ,  CHENG KAI

IPC: G06F13/16 ,  G06F13/42

CPC classification number: G06F13/4234 ,  G06F13/1673

Abstract: A memory controller uses a scheme to retire two entries from a replay queue due to a single non-error response. Advantageously, entries in a replay queue may be retired earlier than conventional systems, minimizing the size of the replay queue.

Abstract translation: 由于单个非错误响应，内存控制器使用方案从重播队列中退出两个条目。 有利地，重播队列中的条目可以比传统系统更早地退出，从而最小化重播队列的大小。

公开(公告)号：WO2010077768A2

公开(公告)日：2010-07-08

申请号：PCT/US2009067530

申请日：2009-12-10

Applicant: INTEL CORP ,  AGARWAL RAJAT ,  HUDDLESTON SCOTT ,  BRZEZINSKI DENNIS

Inventor： AGARWAL RAJAT ,  HUDDLESTON SCOTT ,  BRZEZINSKI DENNIS

IPC: G06F11/07 ,  G06F11/08 ,  G06F11/10

CPC classification number: G06F11/1012 ,  G06F11/1064

Abstract: In one embodiment, a method provides determining one of an occurrence and a non-occurrence of an event, the one of the occurrence and the non-occurrence resulting in an event determination; and processing a code having an event bit, said processing in accordance with the determination and the code, by determining if the event bit corresponds to the event determination, and if the event bit does not correspond to the event determination, encoding the code to generate a poison bit that corresponds to the event determination.

Abstract translation: 在一个实施例中，一种方法提供确定事件的发生和不发生之一，发生和不发生中的一个导致事件确定; 以及通过确定所述事件位是否对应于所述事件确定来处理具有事件位的代码，根据所述确定和所述代码的所述处理，以及如果所述事件位不对应于所述事件确定，则对所述代码进行编码以产生 与事件确定相对应的毒物位。

公开(公告)号：WO2007098062A3

公开(公告)日：2007-11-22

申请号：PCT/US2007004210

申请日：2007-02-15

Applicant: INTEL CORP ,  ALEXANDER JAMES ,  AGARWAL RAJAT ,  ROMERA JOAQUIN

Inventor： ALEXANDER JAMES ,  AGARWAL RAJAT ,  ROMERA JOAQUIN

IPC: G06F11/14 ,  G06F11/00

CPC classification number: G06F11/141 ,  G06F11/106 ,  G06F11/1666

Abstract: Embodiments of the invention are generally directed to systems, methods, and apparatuses for memory replay mechanisms. In some embodiments, the replay logic includes reset logic to reset at least some of the links in a point-to-point memory interconnect. In addition, the replay logic may include a replay queue to store transaction data and a replay controller to initiate a reset if the transaction data indicates a defined transaction response error. Other embodiments are described and claimed.

Abstract translation: 本发明的实施例一般涉及用于存储器重放机制的系统，方法和装置。 在一些实施例中，重播逻辑包括复位逻辑以重置点对点存储器互连中的至少一些链路。 此外，如果事务数据指示定义的事务响应错误，则重放逻辑可以包括用于存储事务数据的重播队列和重播控制器来启动复位。 描述和要求保护其他实施例。

公开(公告)号：EP2370899A4

公开(公告)日：2012-08-29

申请号：EP09836783

申请日：2009-12-10

Applicant: INTEL CORP

Inventor： AGARWAL RAJAT ,  HUDDLESTON SCOTT ,  BRZEZINSKI DENNIS

IPC: G06F11/07 ,  G06F11/08 ,  G06F11/10

CPC classification number: G06F11/1012 ,  G06F11/1064

公开(公告)号：EP3198443A4

公开(公告)日：2018-05-02

申请号：EP15844379

申请日：2015-09-10

Applicant: INTEL CORP

Inventor： HUANG GEORGE H ,  DAS DEBALEENA ,  MORRIS BRIAN S ,  AGARWAL RAJAT

IPC: G06F11/16 ,  G06F11/07 ,  G06F11/20 ,  G06F12/00

CPC classification number: G11C29/883 ,  G06F11/073 ,  G06F11/0751 ,  G06F11/0793 ,  G06F11/1666 ,  G06F11/2094

Abstract: An apparatus and method are described for performing forward and reverse memory sparing operations. For example, one embodiment of a processor comprises memory sparing logic to perform a first forward memory sparing operation at a first level of granularity in response to detecting a memory failure; the memory sparing logic to perform a reverse memory sparing operation in response to a determination of an improved sparing state having a second level of granularity; and the memory sparing logic to responsively perform a second forward memory sparing operation at the second level of granularity.

公开(公告)号：DE102021122170A1

公开(公告)日：2022-03-31

申请号：DE102021122170

申请日：2021-08-26

Applicant: INTEL CORP

Inventor： BAINS KULJIT ,  CRISS KJERSTEN E ,  AGARWAL RAJAT ,  AVELAR SUAREZ OMAR ,  PANDA SUBHANKAR ,  YIGZAW THEODROS ,  LOOP REBECCA Z ,  HOLM JOHN G

IPC: G06F11/22

Abstract: Ein Speicherteilsystem mit einrichtungsinterner Fehlerüberprüfungs- und - bereinigungs- (ECS-) Logik auf dem Speicher kann die Rate von ECS-Operationen in Reaktion auf die Erkennung von Fehlern in dem Speicher anpassen, wenn sich die Speichereinrichtung in einem automatischen ECS-Modus befindet. Die ECS-Logik kann eine Angabe von Speicherreihen beinhalten, die durch den Host offline gesetzt wurden. Die ECS-Logik kann die offline gesetzten Reihen in Zählungen im ECS-Betrieb überspringen. Die ECS-Logik kann Anfragen oder Hinweise durch den Host beinhalten, ECS-Operationen durchführen zu lassen. Ein interner Adressgenerator der ECS-Logik kann zwischen erzeugten Adressen und den Hinweisen auswählen. Das System kann einer Speichersteuerung ermöglichen, Multibitfehler (MBEs) zu erkennen, die sich auf eine spezifische Adresse des zugehörigen Speichers beziehen. Wenn die erkannten MBEs ein Fehlermuster anzeigen, löst die Speichersteuerung eine Rowhammer-Reaktion für die spezifische Adresse aus.

公开(公告)号：DE102020130965A1

公开(公告)日：2021-07-01

申请号：DE102020130965

申请日：2020-11-24

Applicant: INTEL CORP

Inventor： NACHIMUTHU MURUGASAMY K ,  AGARWAL RAJAT ,  KUMAR MOHAN J

IPC: G06F9/445 ,  G06F9/24 ,  G06F9/50

Abstract: Es werden Technologien für ein rasches Booten einer Rechenvorrichtung mit Fehlerkorrektur(ECC)-Arbeitsspeicher offenbart. Ein grundlegendes Eingabe/Ausgabesystem (BIOS) einer Rechenvorrichtung kann unterschiedlichen Prozessoren auf der Rechenvorrichtung Arbeitsspeicheradressen des ECC-Arbeitsspeichers zuweisen. Die Prozessoren können dann den ECC-Arbeitsspeicher parallel durch Schreiben in den ECC-Arbeitsspeicher initialisieren. Die Prozessoren können in den ECC-Arbeitsspeicher mit Direktspeicheroperationen schreiben, die unmittelbar in den ECC-Arbeitsspeicher geschrieben werden, anstatt zwischengespeichert zu werden. Das BIOS kann fortfahren, auf einem Prozessor zu arbeiten, während der Rest der Prozessoren den ECC-Arbeitsspeicher initialisiert.