公开(公告)号：JP2008263771A

公开(公告)日：2008-10-30

申请号：JP2008087188

申请日：2008-03-28

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： DOYLE JAMES T ,  MCSHANE ERIK A ,  TRIVEDI MALAY

IPC: H02M3/155

CPC classification number: H02M3/1584

Abstract: PROBLEM TO BE SOLVED: To provide a multi-phase converter with dynamic phase adjustment, which has highly efficient response characteristics.
SOLUTION: The multi-phase converter includes a VR control unit 102, a driver filter circuit 104 and a feedback circuit 106, and an adjusted voltage supply source VR is given to a load 110. The VR control unit includes a logic and a circuit to supply a drive signal P1:PN having its pulse width modulated to the phase leg in the driver filter circuit 104. The feedback circuit is coupled to a VR node and the driver filter circuit 104 to supply a voltage or a current feedback signal to the VR control unit 102. Thereby the output voltage VR is adjusted, and a phase leg having its phases deviated differently is dynamically controlled to maintain a desired operation efficiency.
COPYRIGHT: (C)2009,JPO&INPIT

Abstract translation: 要解决的问题：提供具有高效响应特性的动态相位调整的多相变换器。 解决方案：多相转换器包括一个VR控制单元102，一个驱动滤波电路104和一个反馈电路106，调节电压源VR被提供给负载110.RV控制单元包括一个逻辑和 将驱动信号P1：PN的脉冲宽度调制到驱动器滤波器电路104中的相位支路的电路。反馈电路耦合到VR节点和驱动器滤波器电路104以提供电压或电流反馈信号 由此，调整输出电压VR，动态地控制其相位偏离的相位支路，以保持期望的操作效率。 版权所有（C）2009，JPO＆INPIT

公开(公告)号：DE102011102152A1

公开(公告)日：2011-12-29

申请号：DE102011102152

申请日：2011-05-20

Applicant: INTEL CORP

Inventor： TRIVEDI MALAY ,  KIM TONG H

IPC: G06F1/32 ,  G06F1/08

Abstract: Eine High-Speed Low Dropout-(HS-LDO)-Spannungsregelungsschaltung, die geeignet ist, eine Leistungsgattereinheit zu aktivieren, um ein variables auf del zu erzeugen, wird hierin offenbart. Bei verschiedenen Ausführungsformen kann die Auswahllogik die HS-LDO-Schaltung dynamisch aktivieren oder deaktivieren, um der Leistungsgattereinheit zu ermöglichen, unter einem Modus vollständig ein oder einem Modus vollständig aus zu operieren. Andere Ausführungsformen können offenbart oder beansprucht werden.

公开(公告)号：WO2011162963A3

公开(公告)日：2012-04-19

申请号：PCT/US2011039704

申请日：2011-06-09

Applicant: INTEL CORP ,  TRIVEDI MALAY ,  KIM TONG H

Inventor： TRIVEDI MALAY ,  KIM TONG H

IPC: G05F1/565 ,  G05F1/575

CPC classification number: G05F3/16 ,  G06F1/26 ,  G06F1/3203 ,  G06F1/3234 ,  G06F1/324 ,  G06F1/3287 ,  G06F1/3296 ,  H02J1/00 ,  Y02D10/126 ,  Y02D10/171 ,  Y02D10/172 ,  Y10T307/406 ,  Y10T307/944

Abstract: A high-speed low dropout (HS-LDO) voltage regulation circuit suitable to enable a power gate unit to produce a variable voltage signal based on the load of a processor is disclosed herein. In various embodiments, selection logic may dynamically enable or disable the HS-LDO circuit to allow the power gate unit to operate under a fully-on or fully-off mode. Other embodiments may be disclosed or claimed.

Abstract translation: 这里公开了适合于使功率门单元基于处理器的负载产生可变电压信号的高速低压差（HS-LDO）电压调节电路。 在各种实施例中，选择逻辑可以动态地使能或禁用HS-LDO电路以允许功率门单元在完全启动或完全关闭模式下工作。 可以公开或要求保护其他实施例。

公开(公告)号：DE102018128779A1

公开(公告)日：2019-06-19

申请号：DE102018128779

申请日：2018-11-16

Applicant: INTEL CORP

Inventor： NATU MAHESH ,  RADHAKRISHNAN SIVAKUMAR ,  TRIVEDI MALAY ,  THOLIYIL JAYASEKHAR ,  MCSHANE ERIK ,  LIU ROGER

IPC: G06F11/07

Abstract: Eine Fehlerbehandlungsvorrichtung loggt Fehler in einem Datenverarbeitungssystem, das mehrere mit der Fehlerbehandlungsvorrichtung verbundene Vorrichtungen umfasst. Die Fehlerbehandlungsvorrichtung stellt Gruppen von Fehlerregistern bereit. Jede Gruppe von Fehlerregistern ist einem Wert mehrerer Werte zugeordnet. Jede der Vorrichtungen, die Fehler zu der Fehlerbehandlungsvorrichtung übermitteln, ist einem der Werte zugeordnet. Die Fehlerbehandlungsvorrichtung empfängt Fehlernachrichten von den mit der Fehlerbehandlungsvorrichtung verbundenen Vorrichtungen und bestimmt für jede empfangene Fehlernachricht der empfangenen Fehlernachrichten einen Wert der mehreren Werte, der der die empfangene Fehlernachricht sendenden Vorrichtung zugeordnet ist, bestimmt die Gruppe von Fehlerregistern, die dem bestimmten Wert zugeordnet ist, und loggt die empfangene Fehlernachricht in der bestimmten Gruppe von Fehlerregistern.

公开(公告)号：DE102020101958A1

公开(公告)日：2020-10-29

申请号：DE102020101958

申请日：2020-01-28

Applicant: INTEL CORP

Inventor： CHEN CHIH-CHEH ,  JURSKI JANUSZ ,  SRIVASTAVA AMIT KUMAR ,  TRIVEDI MALAY ,  MITCHELL JAMES ,  KWIDZINSKI PIOTR MICHAEL ,  LOMBARD DAVID

IPC: G06F13/40 ,  G06F1/26 ,  G06F13/38 ,  G06F13/42

Abstract: Eine Einrichtung umfasst Bitübertragungsschichtschaltkreise mit Spuren zur Kopplung der Einrichtung mit Endpunktvorrichtungen; eine erste Eingabe-/Ausgabe- bzw. E/A-Steuerung zur Kopplung eines ersten Prozessors mit den Bitübertragungsschichtschaltkreisen, und eine zweite E/A-Steuerung zur Kopplung eines zweiten Prozessors mit den Bitübertragungsschichtschaltkreisen. Die erste und zweite E/A-Steuerung sind mit einem auf PCle (Peripheral Component Interconnect Express) basierenden Protokoll kompatibel. Die Einrichtung umfasst außerdem einen flexiblen Eingabe-/Ausgabeadapter bzw. FIA, der die erste und zweite E/A-Steuerung mit den Spuren koppelt. Der FIA vergibt selektiv Zugriff auf jede Spur der Spuren durch entweder die erste oder zweite E/A-Steuerung. Die Einrichtung umfasst außerdem eine kommunikativ mit dem FIA gekoppelte Power-Management-Steuerung bzw. PMC. Die PMC bewirkt, dass der FIA Zugriff auf mindestens eine der Spuren durch die erste oder zweite E/A-Steuerung ohne einen Reboot-Zyklus dynamisch vergibt.

公开(公告)号：DE102011102152B4

公开(公告)日：2014-06-26

申请号：DE102011102152

申请日：2011-05-20

Applicant: INTEL CORP

Inventor： TRIVEDI MALAY ,  KIM TONG H

IPC: G06F1/32 ,  G06F1/08

Abstract: Vorrichtung, umfassend: eine Mehrheit von Leistungsgattereinheiten (150), wobei die Entsprechenden der Mehrheit von Leistungsgattereinheiten (150) einen Vollständig-Ein-Ausgabemodus und einen Vollständig-Aus-Ausgabemodus aufweisen; und eine zur Vielzahl von Leistungsgattereinheiten gekoppelte Spannungsregelungsschaltung (100), um mit der Vielzahl von Leistungsgattereinheiten (150) zu kooperieren, um zu ermöglichen, dass die Vielzahl von Leistungsgattereinheiten (150) zusätzlich zu den Vollständig-Ein und Vollständig-Aus-Ausgabemodi einen variablen Spannungsausgangsmodus aufweist, wobei die Spannungsregelungsschaltung, um den variablen Spannungsausgangsmodus zu ermöglichen, eine Mehrzahl von Treibereinheiten (140) aufweist, von welchen jede konfiguriert ist, zu ermöglichen, dass ein oder mehrere entsprechende Ausgangsströme von einer oder mehreren der Mehrzahl von Leistungsgattereinheiten in Reaktion auf eine Laständerung einer Last, die mit der einen oder den mehreren der Mehrzahl von Leistungsgattereinheiten gekoppelt ist, variieren, wobei eine Treibereinheit (140) der Mehrzahl von Treibereinheiten (140) mit einer Leistungsgattereinheit der Mehrzahl von Leistungsgattereinheiten gekoppelt ist und einen Transistor und eine Mehrzahl von Widerständen aufweist, wobei der Transistor einen Strom zu der Mehrzahl von Widerständen basierend auf einer Laständerung einer mit der Leistungsgattereinheit gekoppelten Last ändern soll, wobei die Mehrzahl von Widerständen eine Spannung über Gatter- und Quellenanschlüsse der Leistungsgattereinheit basierend auf dem geänderten Strom ändern soll und die Leistungsgattereinheit einen Ausgangsstrom basierend auf der geänderten Spannung variieren soll.

公开(公告)号：EP3123337A4

公开(公告)日：2017-11-01

申请号：EP15769624

申请日：2015-01-30

Applicant: INTEL CORP

Inventor： SWANSON ROBERT C ,  NEMIROFF DANIEL ,  ZIMMER VINCENT J ,  BULUSU MALLIK ,  LINDSLEY JOHN R ,  CONE ROBERT W ,  TRIVEDI MALAY ,  KWIDZINSKI PIOTR

IPC: G06F12/02 ,  G06F3/06 ,  G06F13/28 ,  G06F21/55 ,  G06F21/57 ,  H04L29/06

CPC classification number: H04L63/10 ,  G06F3/0622 ,  G06F3/0637 ,  G06F3/0683 ,  G06F13/28 ,  G06F21/554 ,  G06F21/57 ,  G06F21/572

Abstract: Embodiments of multinode hubs for trust operations are disclosed herein. In some embodiments, a multinode hub may include a plurality of memory regions, a trapping module, and a trusted platform module (TPM) component. Each memory region may be associated with and receive trust operation data from a coherent computing node. The trapping module may generate trap notifications in response to accesses to the plurality of memory regions by the associated coherent computing nodes. The trap notifications may indicate which of the plurality of memory locations has been accessed, and the TPM component may process the trust operation data in a memory region indicated by a trap notification. Other embodiments may be disclosed and/or claimed.

公开(公告)号：DE102015107990A1

公开(公告)日：2015-12-24

申请号：DE102015107990

申请日：2015-05-20

Applicant: INTEL CORP

Inventor： SWANSON ROBERT C ,  CONE ROBERT W ,  TRIVEDI MALAY

IPC: G06F11/20 ,  G06F9/50 ,  G06F11/16 ,  G06F13/12

Abstract: Verfahren und Vorrichtung zur dynamischen Knotenreparatur in einer Mehrfachknotenumgebung. Ein Mehrfachknoten-Plattform-Controller-Hub (MN-PCH) ist so konfiguriert, dass er mehrere Knoten durch Verwenden dedizierter Schnittstellen und Komponenten sowie gemeinsam genutzte Fähigkeiten unterstützt. Die Schnittstellen und Komponenten können dafür konfiguriert sein, von entsprechenden Knoten verwendet zu werden, oder können so konfiguriert sein, dass sie als redundante primäre und Ersatzschnittstellen und -komponenten eine verbesserte Resilienz unterstützen. Als Reaktion auf ein Erkennen einer ausfallenden oder ausfallenden primären Schnittstelle oder Komponente führt der MN-PCH automatisch Failover-Operationen aus, um das primäre durch das Ersatzteil zu ersetzen. Darüber hinaus ist die Failover-Operation transparent für die auf den Knoten der Plattform ausgeführten Betriebssysteme.

公开(公告)号：DE112013004808T5

公开(公告)日：2015-07-09

申请号：DE112013004808

申请日：2013-06-14

Applicant: INTEL CORP

Inventor： ALEXANDER JAMES W ,  GREMEL BUCK W ,  SHAH PINKESH J ,  NAIR MOHAN ,  TRIVEDI MALAY

IPC: G06F9/06 ,  G06F9/30

Abstract: Es werden eine Vorrichtung und ein Verfahren zur Optimierung von Latenz und Leistung einer Verbindungsstrecke offenbart, die innerhalb eines Systems auf Prozessorbasis arbeitet. Die Vorrichtung und das Verfahren enthalten ein Latenzmessinstrument, das in eine Warteschlange eingebaut ist, die nicht auf einem Warteschlangentiefenschwellenwert beruht. Die Vorrichtung und das Verfahren enthalten auch eine Rückmeldungslogik, die eine Leistungsreduktion um einen steigenden Latenzsollwert optimiert, um auf ein schwerfälliges Wiederversorgungsverhalten zu reagieren, das die physischen Eigenschaften der Verbindungsstrecke bedingen.

公开(公告)号：DE102008016532A1

公开(公告)日：2008-11-27

申请号：DE102008016532

申请日：2008-03-31

Applicant: INTEL CORP

Inventor： DOYLE JAMES T ,  MCSHANE ERIK A ,  TRIVEDI MALAY

IPC: H02M3/158

Abstract: In some embodiments, a multi-phase converter with dynamic phase adjustment is provided. In some embodiments, a controller may include circuitry to control how many phase legs are active based on output current and also which phase legs are to be enabled.