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公开(公告)号：JP2006107463A
公开(公告)日：2006-04-20
申请号：JP2005248479
申请日：2005-08-29
Applicant: Intel Corp , インテル・コーポレーション
Inventor： PELEG ALEXANDER D , MITTAL MILLIND , MENNEMEIER LARRY M , EITAN BENNY , DULONG CAROLE , KOWASHI HIDEKAZU , WITT WOLF , LIN DERRICK CHU , BINDAL AHMET , FISHER STEPHEN A , BUI TUAN H
IPC: G06F7/53 , G06F9/305 , G06F5/00 , G06F7/00 , G06F7/48 , G06F7/483 , G06F7/49 , G06F7/52 , G06F7/533 , G06F7/544 , G06F7/57 , G06F9/302 , G06F9/38 , G06F15/78 , G06F17/14 , G06F17/16 , G06T1/20
CPC classification number: G06F7/5324 , G06F7/4812 , G06F7/49921 , G06F7/5338 , G06F7/5443 , G06F9/30014 , G06F9/30036 , G06F15/7857 , G06F17/147 , G06F17/16 , G06F2207/3828 , G06T1/20
Abstract: PROBLEM TO BE SOLVED: To execute a function for multiplying two complex numbers by one multiply accumulate instruction. SOLUTION: A multiply-add circuit includes first (810), second (811), third (812), and fourth multipliers (813), wherein each of the multipliers receives a corresponding set of the above data elements. The multiply-add circuit further includes a first adder (850) coupled to the first and second multipliers (810 and 811), and second adder (851) coupled to the third and fourth multipliers (812 and 813). A third storage area (871) is coupled to the adders (850 and 851). The third storage area (871) includes a first and second field for saving output of the first and second adders (850 and 851), respectively, as first and second data elements of a third packed data. COPYRIGHT: (C)2006,JPO&NCIPI
Abstract translation: 要解决的问题：执行将两个复数乘以一个乘法累加指令的函数。 解决方案：乘法加法电路包括第一（810），第二（811），第三（812）和第四乘法器（813），其中每个乘法器接收上述数据元素的对应集合。 乘法电路还包括耦合到第一和第二乘法器（810和811）的第一加法器（850）和耦合到第三和第四乘法器（812和813）的第二加法器（851）。 第三存储区域（871）耦合到加法器（850和851）。 第三存储区域（871）包括用于分别保存第一和第二加法器（850和851）的输出的第一和第二字段作为第三打包数据的第一和第二数据元素。 版权所有（C）2006，JPO＆NCIPI
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公开(公告)号：PL325231A1
公开(公告)日：1998-07-06
申请号：PL32523196
申请日：1996-08-07
Applicant: INTEL CORP
Inventor： PELEG ALEXANDER D , MITTAL MILLIND , MENNEMEIER LARY M , EITAN BENNY , DULONG CAROLE , KOWASHI EIICHI , WITT WOLF , LIN DERRICK CHU , BINDAL AHMET
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公开(公告)号：AU6951196A
公开(公告)日：1997-03-19
申请号：AU6951196
申请日：1996-08-07
Applicant: INTEL CORP
Inventor： PELEG ALEXANDER D , MITTAL MILLIND , MENNEMEIER LARRY M , EITAN BENNY , DULONG CAROLE , KOWASHI EIICHI , WITT WOLF , LIN DERRICK CHU , BINDAL AHMET
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4.发明公开AN APPARATUS FOR PERFORMING MULTIPLY-ADD OPERATIONS ON PACKED DATA 失效MULTIPLIXIER-ADDIERUNGSVORRICHTUNGFÜRGEPACKTE DATEN
公开(公告)号：EP0847552A4
公开(公告)日：2000-01-12
申请号：EP96930495
申请日：1996-08-07
Applicant: INTEL CORP
Inventor： PELEG ALEXANDER D , MITTAL MILLIND , MENNEMEIER LARRY M , EITAN BENNY , DULONG CAROLE , KOWASHI EIICHI , WITT WOLF , LIN DERRICK CHU , BINDAL AHMET , FISHER STEPHEN A , BUI TUAN H
IPC: G06F7/53 , G06F5/00 , G06F7/00 , G06F7/48 , G06F7/483 , G06F7/49 , G06F7/52 , G06F7/533 , G06F7/544 , G06F7/57 , G06F9/302 , G06F9/305 , G06F9/38 , G06F15/78 , G06F17/14 , G06F17/16 , G06T1/20 , G06F15/00 , G06F15/76 , G06F15/80
CPC classification number: G06F7/5324 , G06F7/4812 , G06F7/49921 , G06F7/5338 , G06F7/5443 , G06F9/30014 , G06F9/30036 , G06F15/7857 , G06F17/147 , G06F17/16 , G06F2207/3828 , G06T1/20
Abstract: A processor having a first and second storage having a first and second packed data, respectively. Each packed data includes a first, second, third, and fourth data element. A multiply-add circuit is coupled to the first and second storage areas. The multiply-add circuit includes a first (810), second (811), third (812), and fourth multiplier (813), wherein each of the multipliers receives a corresponding set of said data elements. The multiply-add circuit further includes a first adder (850) coupled to the first and second multipliers (810, 811), and second adder (851) coupled to the third and fourth multipliers (812, 813). A third storage area (871) is coupled to the adders (850, 851). The third storage area (871) includes a first and second field for saving output of the first and second adders (850, 851), respectively, as first and second data elements of a third packed data.
Abstract translation: 具有分别具有第一和第二打包数据的第一和第二存储器的处理器。 每个打包数据包括第一，第二，第三和第四数据元素。 乘加电路被耦合到第一和第二存储区域。 乘加电路包括第一（810），第二（811），第三（812）和第四乘法器（813），其中每个乘法器接收相应的一组所述数据单元。 乘加电路还包括耦合到第一和第二乘法器（810,811）的第一加法器（850），和耦合到第三和第四乘法器（812,813）的第二加法器（851）。 第三存储区（871）连接到加法器（850,851）。 第三存储区域（871）包括第一和第二字段，用于分别将第一和第二加法器（850,851）的输出保存为第三打包数据的第一和第二数据元素。
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公开(公告)号：NO317739B1
公开(公告)日：2004-12-13
申请号：NO980873
申请日：1998-02-27
Applicant: INTEL CORP
Inventor： FISHER STEPHEN A , BUI TUAN H , PELEG ALEXANDER D , MITTAL MILLIND , MENNEMEIER LARRY M , EITAN BENNY , DULONG CAROLE , KOWASHI EIICHI , WITT WOLF , LIN CHU DERRICK , BINDAL AHMET
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Patent Agency Ranking
公开(公告)号：DE69624578T2
公开(公告)日：2003-09-04
申请号：DE69624578
申请日：1996-08-07
Applicant: INTEL CORP
Inventor： PELEG D , MITTAL MILLIND , MENNEMEIER M , EITAN BENNY , DULONG CAROLE , KOWASHI EIICHI , WITT WOLF , LIN CHU , BINDAL AHMET , FISHER A , BUI H
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公开(公告)号：NO980873L
公开(公告)日：1998-04-28
申请号：NO980873
申请日：1998-02-27
Applicant: INTEL CORP
Inventor： PELEG ALEXANDER D , MITTAL MILLIND , MENNEMEIER LARRY M , EITAN BENNY , DULONG CAROLE , KOWASHI EIICHI , WITT WOLF , LIN CHU DERRICK , BINDAL AHMET
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公开(公告)号：AU717246B2
公开(公告)日：2000-03-23
申请号：AU6951196
申请日：1996-08-07
Applicant: INTEL CORP
Inventor： PELEG ALEXANDER D , MITTAL MILLIND , MENNEMEIER LARRY M , EITAN BENNY , DULONG CAROLE , KOWASHI EIICHI , WITT WOLF , LIN DERRICK CHU , BINDAL AHMET , BUI TUAN H , FISHER STEPHEN A
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公开(公告)号：HU9900030A2
公开(公告)日：1999-04-28
申请号：HU9900030
申请日：1996-08-07
Applicant: INTEL CORP
Inventor： BINDAL AHMET , DULONG CAROLE , EITAN BENNY , KOWASHI EIICHI , LIN DERRICK CHU , MENNEMEIER LARRY M , MITTAL MILLIND , PELEG ALEXANDER D , WITT WOLF
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公开(公告)号：NO980873D0
公开(公告)日：1998-02-27
申请号：NO980873
申请日：1998-02-27
Applicant: INTEL CORP
Inventor： PELEG ALEXANDER D , MITTAL MILLIND , MENNEMEIER LARRY M , EITAN BENNY , DULONG CAROLE , KOWASHI EIICHI , WITT WOLF , LIN CHU DERRICK , BINDAL AHMET
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