公开(公告)号：KR20180019744A

公开(公告)日：2018-02-26

申请号：KR20187002474

申请日：2015-06-26

Applicant: INTEL CORP

Inventor： THEN HAN WUI ,  DASGUPTA SANSAPTAK ,  GARDNER SANAZ K ,  PILLARISETTY RAVI ,  RADOSAVLJEVIC MARKO ,  SUNG SEUNG HOON ,  CHAU ROBERT S

IPC: B81B7/02 ,  B81C1/00 ,  H01L41/083 ,  H01L41/18

CPC classification number: B81C1/00246 ,  B81B2201/0235 ,  B81B2201/0242 ,  G01L1/18 ,  G01L1/2293

Abstract: 실리콘, 실리콘게르마늄, 또는게르마늄기판과같은 IV족기판상에 III족재료-나이트라이드(III-N) 미세전자기계시스템들(MEMS) 구조체들을형성하기위한기법들이개시되어있다. 일부경우에, 기법들은기판상에그리고임의적으로얕은트렌치격리(STI) 재료상에 III-N 층을형성하는것과, 그다음으로, 기판위에매달려진 III-N 층의자유부분을형성하기위하여에칭함으로써 III-N 층을이형하는것을포함한다. 기법들은예를들어, 기판및/또는 STI 재료를선택적으로에칭하지만 III-N 재료를에칭하지않는(또는실질적으로더 느린레이트로 III-N 재료를에칭하지않는) 습식에칭프로세스를이용하는것을포함할수 있다. 압전저항엘리먼트들은예를들어, III-N 층의자유/매달린부분에서진동들또는편향을검출하기위하여 III-N 층상에형성될수 있다. 따라서, MEMS 센서들은예를들어, 가속도계들, 자이로스코프들, 및압력센서들과같은기법들을이용하여형성될수 있다.

Abstract translation: 公开了在诸如硅，硅锗或锗衬底的第IV族衬底上形成III族材料 - 氮化物（III-N）微机电系统（MEMS）结构的技术。 在一些情况下，可以采用技术在衬底上并且可选地在浅沟槽隔离（STI）材料上形成III-N层，然后蚀刻以形成III- N层“。 技术可以包括例如使用选择性蚀刻衬底和/或STI材料但不蚀刻III-N材料（或不以显着更慢的速率蚀刻III-N材料）的湿法蚀刻工艺， 有。 可以在III-N层上形成压阻元件以检测例如在III-N层的自由/悬置部分中的振动或偏转。 因此，可以使用例如加速度计，陀螺仪和压力传感器等技术来形成MEMS传感器。

公开(公告)号：KR20180008431A

公开(公告)日：2018-01-24

申请号：KR20177031021

申请日：2015-05-19

Applicant: INTEL CORP

Inventor： RADOSAVLJEVIC MARKO ,  DASGUPTA SANSAPTAK ,  GARDNER SANAZ K ,  SUNG SEUNG HOON ,  THEN HAN WUI ,  CHAU ROBERT S

IPC: H01L29/778 ,  H01L29/06 ,  H01L29/08 ,  H01L29/20 ,  H01L29/66

CPC classification number: H01L29/7786 ,  H01L29/0657 ,  H01L29/0843 ,  H01L29/2003 ,  H01L29/66462

Abstract: 디바이스층으로부터연장되는상승된또는융기된도핑결정성구조체를포함하는반도체디바이스들이설명된다. 실시예들에서, III-N 트랜지스터들은게이트스택의어느하나의측면상에융기된결정성 n+ 도핑된소스/드레인구조체들을포함한다. 실시예들에서, 비결정성재료는다결정성소스/드레인재료의성장을제한하기위해이용되어, 고품질소스/드레인도핑된결정이비손상된영역으로부터성장되는것을허용하고디바이스층 내에형성되는 2도전자가스(2DEG)와저저항계면을형성하기위해측방으로확장된다. 일부실시예들에서, 경쟁적다결정성과성장들을일으킬수 있는손상된 GaN의영역들은융기된소스/드레인성장을시작하기전에비결정성재료로커버된다.

Abstract translation: 描述了包括从器件层延伸的凸起或凸起的掺杂晶体结构的半导体器件。 在实施例中，III-N晶体管包括在栅极堆叠的任一侧上的凸起的n +掺杂的源极/漏极结构。 在实施例中，使用无定形材料来限制多晶源极/漏极材料的生长，使得高质量源极/漏极掺杂晶体被允许从完整区域生长， 2DEG）和横向电阻接口。 在一些实施例中，在开始升高的源极/漏极生长之前，可以引起竞争性多晶性和生长的受损GaN区域被无定形材料覆盖。

公开(公告)号：KR20180021123A

公开(公告)日：2018-02-28

申请号：KR20187002271

申请日：2015-06-26

Applicant: INTEL CORP

Inventor： THEN HAN WUI ,  DASGUPTA SANSAPTAK ,  GARDNER SANAZ K ,  RADOSAVLJEVIC MARKO ,  SUNG SEUNG HOON ,  CHAU ROBERT S

IPC: H01L29/778 ,  H01L29/20 ,  H01L29/775

CPC classification number: H01L29/7786 ,  H01L29/2003 ,  H01L29/775 ,  H01L29/7783 ,  H01L29/78 ,  H01L29/785

Abstract: 갈륨질화물(GaN) 산화물격리및 기판상에 GaN 트랜지스터구조체들의형성을위한기술들이개시된다. 일부경우들에서, GaN 트랜지스터구조체들은, 벌크실리콘기판상에고-전압 GaN 프런트엔드라디오주파수(RF) 스위치들의시스템-온-칩집적을위해사용될수 있다. 이기술들은예를들어, 기판에다수의핀을형성하는것, 핀들상에 GaN 층을퇴적하는것, GaN 층아래의갭에서각각의핀의적어도일부를산화시키는것, 및하나이상의트랜지스터를 GaN 층상에및/또는 GaN 층으로부터형성하는것을포함할수 있다. 일부경우들에서, GaN 층은복수의 GaN 아일랜드이고, 각각의아일랜드는주어진핀에대응한다. 이기술들은일부경우들에서상대적으로작은폼 팩터, 낮은온 상태저항및 낮은오프상태누설을갖는다양한비평면격리 GaN 트랜지스터아키텍처들을형성하기위해사용될수 있다.

Abstract translation: 公开了用于氮化镓（GaN）氧化物隔离和在衬底上形成GaN晶体管结构的技术。 在一些情况下，GaN晶体管结构可以用于体硅衬底上的高电压GaN前端射频（RF）开关的系统级芯片集成。 该技术是，例如，haneungeot形成多个销在基板上，haneungeot沉积在销的GaN层，氧化至少在GaN层下的间隙的每个销的一部分的所述一个，并且在GaN层的至少一个晶体管，和 /或GaN层。 在一些情况下，GaN层是多个GaN岛，每个岛对应于给定的引脚。 这些技术可以在某些情况下用于形成各种非平面隔离氮化镓晶体管架构，具有相对较小的形状因子，低导通电阻和低关态泄漏。

公开(公告)号：KR20180021107A

公开(公告)日：2018-02-28

申请号：KR20187002085

申请日：2015-06-26

Applicant: INTEL CORP

Inventor： DASGUPTA SANSAPTAK ,  THEN HAN WUI ,  RADOSAVLJEVIC MARKO ,  GARDNER SANAZ K ,  SUNG SEUNG HOON ,  CHAU ROBERT S

IPC: H01L29/778 ,  H01L21/02 ,  H01L21/8258 ,  H01L27/085 ,  H01L29/06 ,  H01L29/20

CPC classification number: H01L29/7786 ,  H01L21/02381 ,  H01L21/02439 ,  H01L21/02458 ,  H01L21/0254 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/8258 ,  H01L27/085 ,  H01L29/0657 ,  H01L29/2003

Abstract: 결정질기판위에배치된트렌치층의하나이상의트렌치들로부터연장되는융기형결정질구조체를포함하는결정질헤테로구조체들이설명된다. 일부실시예들에서는, 실리콘기판표면위에계면층이배치된다. 계면층은, 계면층이없었다면기판표면을열화시키고융기형구조체에서더 많은결함들을유도할수 있는성장온도들에서트렌치의저부로부터융기형구조체의성장을용이하게한다. 트렌치층은계면층의일부분을노출시키는트렌치저부를갖고계면층위에배치될수 있다. 트렌치들로부터낮은결함밀도표면들을갖는임의의대형융합형결정질구조체들이과성장될수 있다. III-N 트랜지스터들과같은디바이스들이융기형결정질구조체들상에추가로형성될수 있고, 실리콘-기반디바이스들(예를들어, 트랜지스터들)이실리콘기판들의다른영역들에형성될수 있다.

Abstract translation: 描述了包含从布置在晶体衬底上方的沟槽层的一个或多个沟槽延伸的凸起晶体结构的晶体异质结构。 在一些实施例中，界面层设置在硅衬底表面上。 如果没有界面层，则界面层有利于在生长温度下从沟槽底部生长凸起结构，所述生长温度会降低基板表面并且在凸起结构中引起更多缺陷。 沟槽层可以设置在界面层上，沟槽底部暴露界面层的一部分。 从沟槽开始，可以生长具有低缺陷密度表面的任何大的融合结晶结构。 诸如III-N晶体管的器件可以另外形成在凸起的晶体结构上，并且硅基器件（例如晶体管）可以形成在硅衬底的不同区域中。

公开(公告)号：KR20180042452A

公开(公告)日：2018-04-25

申请号：KR20187010513

申请日：2013-06-24

Applicant: INTEL CORP

Inventor： THEN HAN WUI ,  DASGUPTA SANSAPTAK ,  RADOSAVLJEVIC MARKO ,  CHU KUNG BENJAMIN ,  GARDNER SANAZ K ,  SUNG SEUNG HOON ,  CHAU ROBERT S

IPC: H01L29/66 ,  H01L29/20 ,  H01L29/78 ,  H01L29/80

CPC classification number: H01L29/2003 ,  H01L21/02164 ,  H01L21/02238 ,  H01L21/02255 ,  H01L21/0228 ,  H01L21/0254 ,  H01L21/283 ,  H01L21/28575 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/0649 ,  H01L29/201 ,  H01L29/42356 ,  H01L29/66462 ,  H01L29/66795 ,  H01L29/7787 ,  H01L29/78 ,  H01L29/785 ,  H01L29/7851 ,  H01L29/802

Abstract: III-N 반도체채널은핀 측벽과같은, 실리콘템플릿구조의 (111) 또는 (110) 표면상에형성되는 III-N 전이층상에형성된다. 실시예들에서, 실리콘핀은더 순응성시딩층을위해 III-N 에피택셜막 두께들과필적할만한폭을가져서, 더낮은결함밀도및/또는에피택셜막 두께의감소를허용한다. 실시예들에서, 전이층은 GaN이고반도체채널은실리콘핀으로부터전도대오프셋을증가시키기위해인듐(In)을포함한다. 다른실시예들에서, 핀은희생용이어서제거되거나산화되고, 또는다른경우에는트랜지스터제조동안유전체구조로변환된다. 희생용핀을채택하는소정실시예들에서, III-N 전이층및 반도체채널은실질적으로순 GaN이어서, 실리콘핀의존재하에서지탱할수 있었던것보다더 높은항복전압을허용한다.

公开(公告)号：KR20180021133A

公开(公告)日：2018-02-28

申请号：KR20187002381

申请日：2015-06-26

Applicant: INTEL CORP

Inventor： DASGUPTA SANSAPTAK ,  THEN HAN WUI ,  RADOSAVLJEVIC MARKO ,  TOLCHINSKY PETER G ,  CHAU ROBERT S

IPC: H01L27/085 ,  H01L21/02 ,  H01L21/8258 ,  H01L27/06

CPC classification number: H01L21/02658 ,  H01L21/02381 ,  H01L21/02458 ,  H01L21/0254 ,  H01L21/8258 ,  H01L27/0688 ,  H01L27/085

Abstract: 큰직경실리콘기판상의 III-N 성장동안발생되는응력/스트레인을수용하고및/또는제어하는 GaN 온실리콘(GOS) 구조체들및 기술들. 실리콘기판의후면측은표준화된직경들및 두께들의기판들을 GOS 응용들에적응하기위해처리될수 있다. 고온에피택셜성장공정들동안의휨 및/또는뒤틀림은 III-N 재료에의해유도되는응력을카운터밸런싱하는방식으로기판에미리응력을주고및/또는응력을흡수하는기판의능력을개선하기위해실리콘기판을사전처리함으로써완화될수 있다. 가공 GOS 기판상에제조되는 III-N 디바이스들은개별기판상에제조되는실리콘 MOS 디바이스들과함께집적될수 있다. 기판탄력을개선하고및/또는 III-N 재료에의해유도되는기판응력을카운터밸런싱하기위해이용되는구조체들은 3D IC의 III-N 및실리콘 MOS 디바이스들을상호연결하는데더 이용될수 있다.

Abstract translation: GaN上硅（GOS）结构和接受和/或控制在大直径硅衬底上生长III-N期间产生的应力/应变的技术。 硅衬底的背面可以被加工以适应GOS应用的标准化直径和厚度的衬底。 高温外延生长过程期间的弯曲和/或变形可用于改进衬底预应力衬底和/或以反平衡由III-N材料诱发的应力的方式吸收应力的能力。 可以通过预处理基材来缓解。 在制造的GOS衬底上制造的III-N器件可以与在离散衬底上制造的硅MOS器件集成。 用于改善衬底弹性和/或平衡由III-N材料诱发的衬底应力的结构可以进一步用于互连3D IC的III-N和硅MOS器件。

公开(公告)号：WO2014088639A3

公开(公告)日：2014-12-24

申请号：PCT/US2013045442

申请日：2013-06-12

Applicant: INTEL CORP ,  DASGUPTA SANSAPTAK ,  THEN HAN WUI ,  RADOSAVLJEVIC MARKO ,  MUKHERJEE NILOY ,  CHAU ROBERT S

Inventor： DASGUPTA SANSAPTAK ,  THEN HAN WUI ,  RADOSAVLJEVIC MARKO ,  MUKHERJEE NILOY ,  CHAU ROBERT S

IPC: H01L21/318 ,  H01L21/3205

CPC classification number: H01L29/0684 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/02381 ,  H01L21/02433 ,  H01L21/02458 ,  H01L21/02505 ,  H01L21/0254 ,  H01L21/0262 ,  H01L21/02631 ,  H01L21/02642 ,  H01L21/02647 ,  H01L29/2003 ,  Y10S977/762

Abstract: III-N semiconductor-on-silicon integrated circuit structures and techniques are disclosed. In some cases, the structure includes a first semiconductor layer formed on a nucleation layer, the first semiconductor layer including a 3-D GaN layer on the nucleation layer and having a plurality of 3-D semiconductor structures, and a 2-D GaN layer on the 3-D GaN layer. The structure also may include a second semiconductor layer formed on or within the first semiconductor layer, wherein the second semiconductor layer includes AlGaN on the 2-D GaN layer and a GaN layer on the AlGaN layer. Another structure includes a first semiconductor layer formed on a nucleation layer, the first semiconductor layer comprising a 2-D GaN layer on the nucleation layer, and a second semiconductor layer formed on or within the first semiconductor layer, wherein the second semiconductor layer includes AlGaN on the 2-D GaN layer and a GaN layer on the AlGaN layer.

Abstract translation: 公开了III-N半导体 - 硅上半导体集成电路结构和技术。 在一些情况下，该结构包括在成核层上形成的第一半导体层，第一半导体层在成核层上包括3-D GaN层并且具有多个3-D半导体结构，并且2-D GaN层 在3-D GaN层上。 该结构还可以包括形成在第一半导体层之上或之内的第二半导体层，其中第二半导体层包括2-D GaN层上的AlGaN和AlGaN层上的GaN层。 另一种结构包括形成在成核层上的第一半导体层，第一半导体层包括在成核层上的2-D GaN层以及在第一半导体层上或内部形成的第二半导体层，其中第二半导体层包括AlGaN 在2-D GaN层上和在AlGaN层上的GaN层上。

公开(公告)号：DE112017008283T5

公开(公告)日：2020-10-08

申请号：DE112017008283

申请日：2017-12-18

Applicant: INTEL CORP

Inventor： THEN HAN WUI ,  RADOSAVLJEVIC MARKO ,  DASGUPTA SANSAPTAK

IPC: H01L29/778 ,  H01L27/15 ,  H01L33/02

Abstract: Substrat-gegatete Gruppe-III-V-Transistoren und zugeordnete Fertigungsverfahren sind beschrieben. Ein beispielhafter Transistor umfasst ein Substrat, ein Gate und eine Schicht. Das Gate ist auf dem Substrat positioniert. Die Schicht umfasst ein Gruppe-III-Material und ein Gruppe-V-Material. Die Schicht ist auf dem Substrat und dem Gate positioniert. Das Gate ist zwischen dem Substrat und der Schicht positioniert.

公开(公告)号：DE102020101203A1

公开(公告)日：2020-08-20

申请号：DE102020101203

申请日：2020-01-20

Applicant: INTEL CORP

Inventor： RADOSAVLJEVIC MARKO ,  THEN HAN WUI ,  DASGUPTA SANSAPTAK ,  FISCHER PAUL B ,  HAFEZ WALID M

IPC: H01L27/085

Abstract: Eine Halbleitervorrichtungsstruktur mit einer „T-förmigen“ Gate-Struktur wird beschrieben. Ein schmälerer erster Teil unterstützt Hochfrequenzprozesse (z. B. drahtlose Gigahertz-Kommunikationen). Ein zweiter Teil der Gate-Struktur weist eine zweite Breite auf, die größer als die erste Breite ist. Laterale Erweiterungen (die manchmal als „Feldplatten“ bezeichnet werden), die dünner und breiter als der zweite Teil sind, erstrecken sich von dem zweiten Teil. Diese Kombination einer Gate-Struktur mit einem schmalen ersten Teil und einem breiten zweiten Teil verbessert die Leistungsfähigkeit der Halbleitervorrichtung in Anwendungen, die sowohl hohe Frequenz als auch hohen Leistungsverbrauch einschließen.

公开(公告)号：DE112016006684T5

公开(公告)日：2018-12-13

申请号：DE112016006684

申请日：2016-04-01

Applicant: INTEL CORP

Inventor： THEN HAN WUI ,  DASGUPTA SANSAPTAK ,  RADOSAVLJEVIC MARKO

IPC: H01L29/78 ,  H01L21/336 ,  H01L27/115

Abstract: Es werden hierin Techniken für Feldeffekttransistoren (FETs) auf ferroelektrischer Basis mit Schwellenspannungs- (VT-) Schaltung für verbesserte Leistung im Ein-Zustand und Aus-Zustand eines HF-Schalttransistors offenbart. Die Nutzung einer ferroelektrischen Gatedielektrikumsschicht, die zwischen zwei ferroelektrischen Zuständen schalten kann, ermöglicht eine höhere VT während des Transistor-Aus-Zustands (VT,hi) und eine niedrigere VT während des Transistor-Ein-Zustands (VT,lo). Dementsprechend kann der Widerstand im Ein-Zustand (Ron) des Transistors aufgrund der verfügbaren relativ hohen Gate-Übersteuerung niedrig gehalten werden (Vg,ein - VT,lo), während aufgrund des hohen VT,hi - VG,aus-Werts immer noch eine relativ hohe maximale HF-Leistung im Transistor-Aus-Zustand gehandhabt wird. Daher kann der Ron eines HF-Schalttransistors verbessert werden, ohne die maximale HF-Leistung zu opfern, und/oder umgekehrt kann die maximale HF-Leistung verbessert werden, ohne den Ron zu opfern. Eine ferroelektrische Schicht (die z.B. HfZrO aufweist) kann zwischen einer Transistor-Gatedielektrikumsschicht und einer Gate-Elektrode gebildet werden, um derartige Vorteile zu erzielen.