公开(公告)号：JP2011138499A

公开(公告)日：2011-07-14

申请号：JP2010272961

申请日：2010-12-07

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： GOPAL VINODH ,  GUILFORD JAMES D ,  WOLRICH GILBERT M ,  FEGHALI WAJDI K ,  OZTURK ERDINC ,  DIXON MARTIN G ,  MIRKES SEAN P ,  TOLL BRET L ,  LOKTYUKHIN MAXIM ,  DAVIS MARK C ,  FARCY ALEXANDRE J

IPC: G06F9/315

CPC classification number: G06F9/30032 ,  G06F9/30094 ,  G06F9/30098

Abstract: PROBLEM TO BE SOLVED: To execute a rotate instruction in an execution part of an instruction processing device without reading of a carry flag that requires much time by limiting parallel processing and/or speculative execution. SOLUTION: A rotate instruction which indicates a source operand and a rotate amount is received (221), and a result having the source operand rotated by the rotate amount is stored in a destination operand indicated by the rotate instruction (222), whereby execution of the rotate instruction completes without reading the carry flag (223). COPYRIGHT: (C)2011,JPO&INPIT

Abstract translation: 要解决的问题：在指令处理装置的执行部分中执行旋转指令，而不需要通过限制并行处理和/或推测执行来读取需要很多时间的进位标志。 接收（221）指示源操作数和旋转量的旋转指令，并且将源操作数旋转了旋转量的结果存储在由旋转指令（222）指示的目的地操作数中， 由此完成旋转指令的执行而不读进位标志（223）。 版权所有（C）2011，JPO＆INPIT

公开(公告)号：JP2015038766A

公开(公告)日：2015-02-26

申请号：JP2014214502

申请日：2014-10-21

Applicant: インテル・コーポレーション ,  Intel Corp

Inventor： GOPAL VINODH ,  GUILFORD JAMES D ,  WOLRICH GILBERT M ,  FEGHALI WAJDI K ,  OZTURK ERDINC ,  DIXON MARTIN G ,  MIRKES SEAN P ,  TOLL BRET L ,  LOKTYUKHIN MAXIM ,  DAVIS MARK C ,  FARCY ALEXANDRE J

IPC: G06F9/315

CPC classification number: G06F9/30032 ,  G06F9/30094 ,  G06F9/30098

Abstract: 【課題】演算フラグの読み出しを伴わない、速度および/または効率性に優れた、従来とは異なる新たな回転命令を提供する。【解決手段】命令復号器104は、回転命令を受信して復号する。回転命令はソースオペランドおよび回転量を示す。実行ユニット106は、結果を、回転命令が示すデスティネーションオペランドに格納する。結果は、回転量で回転させたソースオペランドを有する。回転命令の実行は、キャリーフラグ116の読み出しを伴わずに完了する。【選択図】図1

Abstract translation: 要解决的问题：提供与现有技术不同的新的旋转指令，并且在没有读取算术标志的情况下，具有优异的速度和/或效率。解码：指令解码器104接收并解码旋转指令。 旋转指令指示源操作数和旋转量。 执行单元106将结果存储在由旋转指令指示的目的地操作数中。 结果使源操作数旋转了旋转量。 旋转指令的执行完成，而不读进位标志116。

公开(公告)号：JP2014038664A

公开(公告)日：2014-02-27

申请号：JP2013243794

申请日：2013-11-26

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： GOPAL VINODH ,  GUILFORD JAMES D ,  WOLRICH GILBERT M ,  FEGHALI WAJDI K ,  OZTURK ERDINC ,  DIXON MARTIN G ,  MIRKES SEAN P ,  TOLL BRET L ,  LOKTYUKHIN MAXIM ,  DAVIS MARK C ,  FARCY ALEXANDRE

IPC: G06F9/305

CPC classification number: G06F9/3001 ,  G06F9/30094

Abstract: PROBLEM TO BE SOLVED: To provide a new instruction that adds three source operands.SOLUTION: A method may comprise receiving an addition instruction. The addition instruction may indicate a first source operand, a second source operand and a third source operand. A sum of the first, second and third source operands may be stored as result of the addition instruction. The sum may be partly stored in a destination operand indicated by the addition instruction and may be partly stored in a plurality of flags. The instructions on other methods, apparatuses, systems, and machine-readable media are also included.

Abstract translation: 要解决的问题：提供添加三个源操作数的新指令。解决方案：一种方法可以包括接收加法指令。 加法指令可以指示第一源操作数，第二源操作数和第三源操作数。 可以作为加法指令的结果存储第一，第二和第三源操作数的总和。 总和可以部分地存储在由加法指令指示的目的地操作数中，并且可以部分地存储在多个标志中。 还包括有关其他方法，装置，系统和机器可读介质的说明。

公开(公告)号：JP2011134305A

公开(公告)日：2011-07-07

申请号：JP2010256162

申请日：2010-11-16

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： GOPAL VINODH ,  GUILFORD JAMES D ,  WOLRICH GILBERT M ,  FEGHALI WAJDI K ,  OZTURK ERDINC ,  DIXON MARTIN G ,  MIRKES SEAN P ,  TOLL BRET L ,  LOKTYUKHIN MAXIM ,  DAVIS MARK C ,  FARCY ALEXANDRE

IPC: G06F9/30

CPC classification number: G06F9/3001 ,  G06F9/30094

Abstract: PROBLEM TO BE SOLVED: To provide a new instruction that adds three source operands. SOLUTION: A method may include receiving an add instruction. The add instruction may indicate a first source operand, a second source operand and a third source operand. A sum of the first, second and third source operands may be stored as a result of the add instruction. The sum may be partly stored in a destination operand indicated by the add instruction and may be partly stored in a plurality of flags. The instructions on other methods, apparatuses, systems, and machine-readable mediums are included. COPYRIGHT: (C)2011,JPO&INPIT

Abstract translation: 要解决的问题：提供添加三个源操作数的新指令。 解决方案：一种方法可以包括接收添加指令。 加法指令可以指示第一源操作数，第二源操作数和第三源操作数。 作为加法指令的结果，可以存储第一，第二和第三源操作数的和。 总和可以部分地存储在由加法指令指示的目的地操作数中，并且可以部分地存储在多个标志中。 包括其他方法，装置，系统和机器可读介质上的说明。 版权所有（C）2011，JPO＆INPIT

公开(公告)号：WO2011084214A2

公开(公告)日：2011-07-14

申请号：PCT/US2010054754

申请日：2010-10-29

Applicant: INTEL CORP ,  GOPAL VINODH ,  GUILFORD JAMES D ,  OZTURK ERDINC ,  FEGHALI WAJDI ,  WOLRICH GILBERT M ,  DIXON MARTIN G

Inventor： GOPAL VINODH ,  GUILFORD JAMES D ,  OZTURK ERDINC ,  FEGHALI WAJDI ,  WOLRICH GILBERT M ,  DIXON MARTIN G

IPC: G06F9/305 ,  G06F13/14 ,  G06F13/16

CPC classification number: G06F9/30145 ,  G06F9/3001 ,  G06F9/30029 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30167 ,  G06F9/3816 ,  G06F9/3893

Abstract: Method and apparatus for performing a shift and XOR operation. In one embodiment, an apparatus includes execution resources to execute a first instruction. In response to the first instruction, said execution resources perform a shift and XOR on at least one value.

Abstract translation: 用于执行换档和异或运算的方法和装置。 在一个实施例中，一种装置包括执行第一指令的执行资源。 响应于第一指令，所述执行资源对至少一个值执行移位和异或。

公开(公告)号：WO2013095547A9

公开(公告)日：2013-09-06

申请号：PCT/US2011066988

申请日：2011-12-22

Applicant: INTEL CORP ,  WOLRICH GILBERT M ,  YAP KIRK S ,  GUILFORD JAMES D ,  OZTURK ERDINC ,  GOPAL VINODH ,  FEGHALI WAJDI K ,  GULLEY SEAN M ,  DIXON MARTIN G

Inventor： WOLRICH GILBERT M ,  YAP KIRK S ,  GUILFORD JAMES D ,  OZTURK ERDINC ,  GOPAL VINODH ,  FEGHALI WAJDI K ,  GULLEY SEAN M ,  DIXON MARTIN G

IPC: G06F1/00 ,  G06F9/305 ,  G06F9/44

CPC classification number: G06F9/30029 ,  G06F9/30007 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/3885 ,  G06F9/3895 ,  H04L9/0643

Abstract: An apparatus is described that includes an execution unit within an instruction pipeline. The execution unit has multiple stages of a circuit that includes a) and b) as follows. a) a first logic circuitry section having multiple mix logic sections each having: i) a first input to receive a first quad word and a second input to receive a second quad word; ii) an adder having a pair of inputs that are respectively coupled to the first and second inputs; iii) a rotator having a respective input coupled to the second input; iv) an XOR gate having a first input coupled to an output of the adder and a second input coupled to an output of the rotator. b) permute logic circuitry having inputs coupled to the respective adder and XOR gate outputs of the multiple mix logic sections.

Abstract translation: 描述了包括指令流水线内的执行单元的装置。 执行单元具有包括a）和b）的电路的多个级，如下所述。 a）具有多个混合逻辑部分的第一逻辑电路部分，每个混合逻辑部分具有：i）用于接收第一四进制字的第一输入和用于接收第二四字的第二输入; ii）具有分别耦合到第一和第二输入的一对输入的加法器; iii）具有耦合到第二输入的相应输入的旋转器; iv）具有耦合到加法器的输出的第一输入和耦合到转子的输出的第二输入的异或门。 b）具有耦合到多个混合逻辑部分的相应加法器和异或门输出的输入的置换逻辑电路。

公开(公告)号：WO2013112118A3

公开(公告)日：2013-10-24

申请号：PCT/US2011066719

申请日：2011-12-22

Applicant: INTEL CORP ,  WOLRICH GILBERT M ,  YAP KIRK S ,  GOPAL VINODH ,  GUILFORD JAMES D ,  OZTURK ERDINC ,  GULLEY SEAN M ,  FEGHALI WAJDI K ,  DIXON MARTIN G

Inventor： WOLRICH GILBERT M ,  YAP KIRK S ,  GOPAL VINODH ,  GUILFORD JAMES D ,  OZTURK ERDINC ,  GULLEY SEAN M ,  FEGHALI WAJDI K ,  DIXON MARTIN G

IPC: G06F17/10 ,  G06F9/06 ,  G06F13/14

CPC classification number: H04L9/14 ,  G06F9/30007 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/3893 ,  G06F9/3895 ,  G06F21/602 ,  H04L9/3239

Abstract: A method is described. The method includes executing one or more JH_SBOX_L instructions to perform S-Box mappings and a linear (L) transformation on a JH state and executing one or more JH_P instructions to perform a permutation function on the JH state once the S-Box mappings and the L transformation have been performed.

Abstract translation: 描述了一种方法。 该方法包括执行一个或多个JH_SBOX_L指令以执行S-Box映射和在JH状态上的线性（L）变换，并且一旦S-Box映射和所述J-POS映射以及执行一个或多个JH_P指令来执行JH状态的置换功能 L变换。

公开(公告)号：WO2013095529A9

公开(公告)日：2013-10-17

申请号：PCT/US2011066941

申请日：2011-12-22

Applicant: INTEL CORP ,  GOPAL VINODH ,  GUILFORD JAMES D ,  WOLRICH GILBERT M ,  FEGHALI WAJDI K ,  OZTURK ERDINC ,  DIXON MARTIN G ,  MIRKES SEAN P ,  MERTEN MATTHEW C ,  LI TONG ,  TOLL BRET L

Inventor： GOPAL VINODH ,  GUILFORD JAMES D ,  WOLRICH GILBERT M ,  FEGHALI WAJDI K ,  OZTURK ERDINC ,  DIXON MARTIN G ,  MIRKES SEAN P ,  MERTEN MATTHEW C ,  LI TONG ,  TOLL BRET L

IPC: G06F9/30 ,  G06F9/305 ,  G06F13/14

CPC classification number: G06F9/3001 ,  G06F9/30094 ,  G06F9/3838

Abstract: A number of addition instructions are provided that have no data dependency between each other. A first addition instruction stores its carry output in a first flag of a flags register without modifying a second flag in the flags register. A second addition instruction stores its carry output in the second flag of the flags register without modifying the first flag in the flags register.

Abstract translation: 提供了彼此之间没有数据依赖性的多个附加指令。 第一加法指令将其进位输出存储在标志寄存器的第一标志中，而不修改标志寄存器中的第二标志。 第二加法指令将其进位输出存储在标志寄存器的第二标志中，而不修改标志寄存器中的第一个标志。

公开(公告)号：WO2012078378A3

公开(公告)日：2012-08-16

申请号：PCT/US2011062127

申请日：2011-11-23

Applicant: INTEL CORP ,  GUILFORD JAMES D ,  FEGHALI WAJDI K ,  GOPAL VINODH ,  WOLRICH GILBERT M ,  OZTURK ERDINC ,  DIXON MARTIN G ,  KARAKOYUNLU DENIZ ,  AKDEMIR KAHRAMAN D

Inventor： GUILFORD JAMES D ,  FEGHALI WAJDI K ,  GOPAL VINODH ,  WOLRICH GILBERT M ,  OZTURK ERDINC ,  DIXON MARTIN G ,  KARAKOYUNLU DENIZ ,  AKDEMIR KAHRAMAN D

IPC: G06F9/44 ,  G06F9/06 ,  G06F9/46

CPC classification number: G06F9/3851 ,  G06F9/30109 ,  G06F9/4843

Abstract: An embodiment may include circuitry to execute, at least in part, a first list of instructions and/or to concurrently process, at least in part, first and second buffers. The execution of the first list of instructions may result, at least in part, from invocation of a first function call. The first list of instructions may include at least one portion of a second list of instructions interleaved, at least in part, with at least one other portion of a third list of instructions. The portions may be concurrently carried out, at least in part, by one or more sets of execution units of the circuitry. The second and third lists of instructions may implement, at least in part, respective algorithms that are amenable to being invoked by separate respective function calls. The concurrent processing may involve, at least in part, complementary algorithms.

Abstract translation: 一个实施例可以包括至少部分地执行第一指令列表和/或至少部分地同时处理第一和第二缓冲器的电路。 指令的第一列表的执行可能至少部分地来自调用第一函数调用。 第一指令列表可以包括至少部分与第三指令列表的至少一个其他部分交织的第二指令列表的至少一部分。 这些部分可以至少部分由电路的一个或多个执行单元同时执行。 指令的第二和第三列表可以至少部分地实现可以由单独的相应函数调用调用的相应算法。 并发处理可以至少部分涉及互补算法。

公开(公告)号：DE112016004324T5

公开(公告)日：2018-06-28

申请号：DE112016004324

申请日：2016-07-27

Applicant: INTEL CORP

Inventor： GUILFORD JAMES D ,  GOPAL VINODH ,  WOLRICH GILBERT M ,  CUTTER DANIEL F

IPC: H03M7/30

Abstract: Eine Verarbeitungsvorrichtung umfasst eine Speichervorrichtung, um Daten zu speichern, und einen Prozessor, um einen Tokenstrom zu erhalten, welcher mehrere Token umfasst, welche auf der Grundlage eines Byte-Stroms erzeugt werden, welcher mehrere Bytes umfasst, einen Graph, welcher mehrere Knoten und Kanten umfasst, auf der Grundlage des Tokenstroms zu erzeugen, auf der Grundlage des Graphen einen Weg zwischen einem ersten Knoten, welcher einem Anfangstoken des Tokenstroms zugeordnet ist, und einem Endknoten zu identifizieren, welcher einem letzten Token des Tokenstroms zugeordnet ist, und eine Entropiecodierung einer Teilmenge von Token durchzuführen, welche der Teilmenge von Knoten zugeordnet sind, um Ausgabedaten zu erzeugen.