公开(公告)号：WO2007078939A3

公开(公告)日：2007-11-15

申请号：PCT/US2006048417

申请日：2006-12-18

Applicant: INTEL CORP ,  FEGHALI WAJDI K ,  HASENPLAUGH WILLIAM C ,  WOLRICH GILBERT M ,  CUTTER DANIEL F ,  GOPAL VINODH ,  GAUBATZ GUNNAR

Inventor： FEGHALI WAJDI K ,  HASENPLAUGH WILLIAM C ,  WOLRICH GILBERT M ,  CUTTER DANIEL F ,  GOPAL VINODH ,  GAUBATZ GUNNAR

IPC: G06F7/525

CPC classification number: G06F7/5275

Abstract: In general, in one aspect, the disclosure describes a multiplier that includes a set of multiple multipliers configured in parallel where the set of multiple multipliers have access to a first operand and a second operand to multiply, the first operand having multiple segments and the second operand having multiple segments. The multiplier also includes logic to repeatedly supply a single segment of the second operand to each multiplier of the set of multiple multipliers and to supply multiple respective segments of the first operand to the respective ones of the set of multiple multipliers until each segment of the second operand has been supplied with each segment of the first operand. The logic shifts the output of different ones of the set of multiple multipliers based, at least in part, on the position of the respective segments within the first operand. The multiplier also includes an accumulator coupled to the logic.

Abstract translation: 通常，在一个方面，本公开描述了一种乘法器，该乘法器包括并行配置的一组多个乘法器，其中多个乘法器的集合可以访问第一操作数和第二操作数以便相乘，第一操作数具有多个段并且第二操作数 操作数有多个段。 乘法器还包括逻辑，用于重复提供第二操作数的单个段到该组多个乘法器中的每个乘法器，并且将第一操作数的多个相应段提供给该多个乘法器集中的相应乘法直到第二个 操作数已经与第一个操作数的每个段一起提供。 该逻辑至少部分地基于第一操作数内的各个段的位置来移位该多个乘法器组中的不同者的输出。 乘法器还包括一个连接到逻辑的累加器。

公开(公告)号：WO2007078923A3

公开(公告)日：2007-10-18

申请号：PCT/US2006048293

申请日：2006-12-18

Applicant: INTEL CORP ,  HASENPLAUGH WILLIAM C ,  CUTTER DANIEL F ,  FEGHALI WAJDI K ,  WOLRICH GILBERT M ,  GAUBATZ GUNNAR ,  GOPAL VINODH

Inventor： HASENPLAUGH WILLIAM C ,  CUTTER DANIEL F ,  FEGHALI WAJDI K ,  WOLRICH GILBERT M ,  GAUBATZ GUNNAR ,  GOPAL VINODH

IPC: G06F9/30 ,  G06F7/52

CPC classification number: G06F7/52 ,  G06F9/3001 ,  G06F9/3881 ,  G06F9/3885 ,  G06F21/72

Abstract: In general, in one aspect, the disclosure describes a cryptographic system including multiple programmable processing units, a dedicated hardware multiplier, and at least one bus connecting the multiple processing units and multiplier.

Abstract translation: 通常，一方面，本公开描述了一种包括多个可编程处理单元，专用硬件乘法器和连接多个处理单元和乘法器的至少一个总线的密码系统。

公开(公告)号：DE112016004776T5

公开(公告)日：2018-07-12

申请号：DE112016004776

申请日：2016-09-21

Applicant: INTEL CORP

Inventor： GOPAL VINODH ,  GUILFORD JAMES D ,  WOLRICH GILBERT M ,  CUTTER DANIEL F

IPC: H03M7/30

Abstract: In einer Ausführungsform enthält ein Prozessor Hardware-Verarbeitungskerne, einen Cache-Speicher und einen Komprimierungsbeschleuniger, der einen Hash-Tabellenspeicher umfasst. Der Komprimierungsbeschleuniger dient zu Folgendem: Bestimmen eines Hash-Wertes für zu komprimierende Eingangsdaten; Lesen mehrerer erster N Positionswerte, die in einem Hash-Tabelleneintrag gespeichert sind, der durch den Hash-Wert indexiert wird; Ausführen eines ersten Satzes von Zeichenkettensuchen parallel aus einem Verlaufspuffer unter Verwendung der ersten mehreren N Positionswerte, die in dem Hash-Tabelleneintrag gespeichert sind; Lesen mehrerer zweiter N Positionswerte, die in einem ersten Überlauftabelleneintrag gespeichert sind, der durch einen ersten Überlaufzeiger indexiert ist, der in dem Hash-Tabelleneintrag enthalten ist; und Ausführen eines zweiten Satzes von Zeichenkettensuchen parallel aus dem Verlaufspuffer unter Verwendung der zweiten mehreren N Positionswerte, die in dem ersten Überlauftabelleneintrag gespeichert sind. Es werden noch weitere Ausführungsformen beschrieben und beansprucht.

公开(公告)号：DE112017006704T5

公开(公告)日：2019-09-12

申请号：DE112017006704

申请日：2017-11-13

Applicant: INTEL CORP

Inventor： YAP KIRK S ,  CUTTER DANIEL F ,  GOPAL VINODH

IPC: G06F13/42 ,  G06F13/16 ,  H04L47/36

Abstract: Es wird eine Vorrichtung beschrieben. Die Vorrichtung beinhaltet eine Hauptspeichersteuerung mit einer Punkt-zu-Punkt-Verbindungsschnittstelle zum Koppeln mit einer Punkt-zu-Punkt-Verbindung. Die Punkt-zu-Punkt-Verbindung hat Systemspeicherverkehr zwischen der Hauptspeichersteuerung und einem Hauptspeicher zu transportieren. Die Hauptspeichersteuerung beinhaltet mindestens eines von Komprimierungslogikschaltung zum Komprimieren von Schreibinformationen vor Übertragung über die Verbindung; Dekomprimierungslogikschaltung zum Dekomprimieren von Leseinformationen nachdem sie von der Verbindung empfangen wurden.

公开(公告)号：DE112016004324T5

公开(公告)日：2018-06-28

申请号：DE112016004324

申请日：2016-07-27

Applicant: INTEL CORP

Inventor： GUILFORD JAMES D ,  GOPAL VINODH ,  WOLRICH GILBERT M ,  CUTTER DANIEL F

IPC: H03M7/30

Abstract: Eine Verarbeitungsvorrichtung umfasst eine Speichervorrichtung, um Daten zu speichern, und einen Prozessor, um einen Tokenstrom zu erhalten, welcher mehrere Token umfasst, welche auf der Grundlage eines Byte-Stroms erzeugt werden, welcher mehrere Bytes umfasst, einen Graph, welcher mehrere Knoten und Kanten umfasst, auf der Grundlage des Tokenstroms zu erzeugen, auf der Grundlage des Graphen einen Weg zwischen einem ersten Knoten, welcher einem Anfangstoken des Tokenstroms zugeordnet ist, und einem Endknoten zu identifizieren, welcher einem letzten Token des Tokenstroms zugeordnet ist, und eine Entropiecodierung einer Teilmenge von Token durchzuführen, welche der Teilmenge von Knoten zugeordnet sind, um Ausgabedaten zu erzeugen.

公开(公告)号：DE602006017589D1

公开(公告)日：2010-11-25

申请号：DE602006017589

申请日：2006-12-18

Applicant: INTEL CORP

Inventor： FEGHALI WAJDI K ,  HASENPLAUGH WILLIAM C ,  WOLRICH GILBERT M ,  CUTTER DANIEL F ,  GOPAL VINODH ,  GAUBATZ GUNNAR

IPC: G06F7/525

公开(公告)号：DE112016004356T5

公开(公告)日：2018-05-30

申请号：DE112016004356

申请日：2016-09-23

Applicant: INTEL CORP

Inventor： GOPAL VINODH ,  GUILFORD JAMES D ,  WOLRICH GILBERT M ,  CUTTER DANIEL F

IPC: H03M7/30

Abstract: Hier beschrieben sind Ausführungsformen von Systemen, Verfahren und Vorrichtungen für eine Kompression unter Verwendung von Hardware und Software. Ausführungsformen beinhalten Kompressionshardware, um an zwei Strömen zu arbeiten, wobei einer der Ströme zu dem anderen Strom einen Offset bildet. Zusätzlich wird in einigen Ausführungsformen die Ausgabe der Kompressorhardware an Software zur weiteren Verarbeitung gegeben.

公开(公告)号：DE112017003708T5

公开(公告)日：2019-04-18

申请号：DE112017003708

申请日：2017-06-20

Applicant: INTEL CORP

Inventor： GOPAL VINODH ,  GUILFORD JAMES D ,  CUTTER DANIEL F ,  YAP KIRK S

IPC: H03M7/30 ,  H03M7/40

Abstract: Technologien zur Hochleistungs-Einzelstrom-Datenkompression enthalten eine Rechenvorrichtung, die eine Indexdatenstruktur basierend auf einem Eingangsdatenstrom aktualisiert. Der Eingangsdatenstrom wird in mehrere Segmente geteilt. Jedes Segment hat eine vorgegebene Länge, wie 136 Bytes, und überlappt das vorherige Segment um ein vorgegebenes Maß, wie acht Bytes. Die Rechenvorrichtung verarbeitet mehrere Segmente in paralleler Weise unter Verwendung der Indexdaten, um mehrere Token-Ströme zu generieren. Die Token enthalten literale Token und Referenz-Token, die sich auf übereinstimmende Daten zu einem früheren Zeitpunkt im Eingangsdatenstrom beziehen. Die Rechenvorrichtung sucht daher parallel nach übereinstimmenden Daten. Die Rechenvorrichtung vereint die Token-Ströme, um einen einzelnen Token-Ausgangsstrom zu generieren. Die Rechenvorrichtung kann ein Token-Paar von zwei verschiedenen Segmenten vereinen, um einen oder mehrere synchronisierte Token zu generieren, die an den Token-Ausgangsstrom ausgegeben werden. Andere Ausführungsformen sind beschrieben und beansprucht.

公开(公告)号：DE112013001361T5

公开(公告)日：2014-11-27

申请号：DE112013001361

申请日：2013-03-15

Applicant: INTEL CORP

Inventor： NIELL JOSE S ,  CUTTER DANIEL F ,  ALLEN JAMES D ,  LIMAYE DEEPAK ,  KHASAWNEH SHADI T

IPC: G06F13/14 ,  G06F12/00

Abstract: In einer Ausführungsform wird eine Konflikterkennungslogik konfiguriert, um eine Vielzahl von Speicheranforderungen von einem Schiedsrichter einer kohärenten Gewebe eines Systems auf einem Chip (SoC) zu erhalten. Der Konflikt-Erkennungslogik umfasst die Snoop-Filter-Logik, um eine erste erschnüffelte Speicheranforderung für eine erste Adresse in eine nicht erschnüffelte Speicheranforderung herabzustufen, wenn eine Anzeige zugeordnet mit der ersten Adresse zeigt, dass die zusammenhängenden Gewebe Steuerung der ersten Adresse hat. Andere Ausführungsformen sind beschrieben und beansprucht.

公开(公告)号：EP2972909A4

公开(公告)日：2016-12-14

申请号：EP13878003

申请日：2013-03-15

Applicant: INTEL CORP

Inventor： NIELL JOSE S ,  CUTTER DANIEL F ,  ALLEN JAMES D ,  LIMAYE DEEPAK ,  KHASAWNEH SHADI T

IPC: G06F13/14 ,  G06F12/00

CPC classification number: G06F12/0831 ,  G06F12/1027 ,  Y02B60/1225 ,  Y02D10/13

Abstract: In one embodiment, a conflict detection logic is configured to receive a plurality of memory requests from an arbiter of a coherent fabric of a system on a chip (SoC). The conflict detection logic includes snoop filter logic to downgrade a first snooped memory request for a first address to an unsnooped memory request when an indicator associated with the first address indicates that the coherent fabric has control of the first address. Other embodiments are described and claimed.

Abstract translation: 在一个实施例中，冲突检测逻辑被配置为从芯片上的系统的相干结构（SoC）的仲裁器接收多个存储器请求。 当与第一地址相关联的指示符指示相干结构具有对第一地址的控制时，冲突检测逻辑包括窥探过滤器逻辑，以将第一地址的第一被窥探存储器请求降级到未播放的存储器请求。 描述和要求保护其他实施例。