公开(公告)号：DE102015002581A1

公开(公告)日：2015-10-08

申请号：DE102015002581

申请日：2015-02-27

Applicant: INTEL CORP

Inventor： SURTI PRASOONKUMAR ,  JANCZAK TOMASZ

IPC: G06T15/80

Abstract: Beim Mehrratenshading wird eine Grobratenshadingphase zu einer existierenden Pixelratenphase hinzugefügt, um die Leistungsfähigkeit bei einem minimalen Einfluss auf die Bildqualität erheblich zu verbessern. Zwei Shadingphasen, die bei unterschiedlichen Raten bewertet werden, können auf ein monolithisches Programm abgebildet werden, das auf Prozessorgraphik-einzelner-Befehl-mehrere-Daten-(SIMD)-Maschinen läuft. Gemäß einer Ausführungsform ermöglicht das Mehrratenshading einen einzelnen Renderdurchgang zum Ausführen eines Shadingcodes bei einer oder mehreren verschiedenen Raten: pro Pixelgruppe, pro Pixel und pro Abtastwert.

公开(公告)号：DE102020113945A1

公开(公告)日：2020-12-24

申请号：DE102020113945

申请日：2020-05-25

Applicant: INTEL CORP

Inventor： WROSZ IZAJASZ PIOTR ,  JANCZAK TOMASZ ,  SURTI PRASOONKUMAR

IPC: G06T1/20 ,  G06T15/00

Abstract: Es werden Systeme und Verfahren zum Vermeiden zusätzlicher Verarbeitung während der Erzeugung einer prozeduralen Textur offenbart. In einer Ausführungsform enthält ein Graphikprozessor einen Speicher, um die Graphikdaten und die Steuerdaten einer prozeduralen Textur zu speichern. Eine „Texel“-Schattierer-Abfertigungsschaltungsanordnung ist an den Speicher gekoppelt. Die „Texel“-Schattierer-Abfertigungsschaltungsanordnung ist konfiguriert, die Kohärenz zwischen dem lokalen Speicher der „Texel“-Schattierer-Abfertigungsschaltungsanordnung während der Erzeugung der prozeduralen Textur über eine Kommunikation mit der prozeduralen Textur aufrechtzuerhalten, um eine Überschattierung zu vermeiden.

公开(公告)号：HK1093265A1

公开(公告)日：2007-02-23

申请号：HK06114249

申请日：2006-12-28

Applicant: INTEL CORP

Inventor： JANCZAK TOMASZ

IPC: H04L12/28 ,  H04W20090101

公开(公告)号：EP2691852A4

公开(公告)日：2014-12-31

申请号：EP11862620

申请日：2011-12-09

Applicant: INTEL CORP

Inventor： NI YANG ,  BARIK RAJKISHORE ,  ADL-TABATABAI ALI-REZA ,  SHPEISMAN TATIANA ,  RAO JAYANTH N ,  ASHBAUGH BEN J ,  JANCZAK TOMASZ

IPC: G06F9/06 ,  G06F9/45 ,  G06F13/14

CPC classification number: G06F12/0806 ,  G06F15/167 ,  G06T1/60

公开(公告)号：AT548881T

公开(公告)日：2012-03-15

申请号：AT04813424

申请日：2004-12-08

Applicant: INTEL CORP

Inventor： JANCZAK TOMASZ

IPC: H04W74/06 ,  H04L12/28

公开(公告)号：EP2798459A4

公开(公告)日：2016-08-03

申请号：EP11878695

申请日：2011-12-28

Applicant: INTEL CORP

Inventor： JANCZAK TOMASZ

IPC: G06F9/38 ,  G06F9/30

CPC classification number: G06T1/20 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30109 ,  G06F9/30112 ,  G06F9/30185 ,  G06F9/3824 ,  G06F9/3832 ,  G06T1/60

Abstract: Methods and apparatuses to reduce the number of IO requests to memory when executing a program that iteratively processes contiguous data are provided. A first set of data elements may be loaded in a first register and a second set of data elements may be loaded in a second register. The first set of data elements and the second set of data elements can be used during the execution of a program to iteratively process the data elements. For each of a plurality of iterations, a corresponding set of data elements to be used during the execution of an operation for the iteration may be selected from the first set of data elements stored in the first register and the second set of data elements stored in the second register. In this way, the same data elements are not re-loaded from memory during each iteration.

公开(公告)号：EP2798463A4

公开(公告)日：2015-09-16

申请号：EP11878802

申请日：2011-12-28

Applicant: INTEL CORP

Inventor： JANCZAK TOMASZ ,  TARGOWSKI MAREK

IPC: G06F9/06 ,  G06F9/30 ,  G06F9/44 ,  G06F9/455 ,  G06T1/20

CPC classification number: G06T1/20 ,  G06F9/4552 ,  G06F9/526 ,  G06F13/1605 ,  G06T1/60