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    METHODS FOR FABRICATING LINE/SPACE ROUTING BETWEEN C4 PADS
    1.
    发明申请
    METHODS FOR FABRICATING LINE/SPACE ROUTING BETWEEN C4 PADS 审中-公开
    用于制造C4垫片之间的线/空间布线的方法

    公开(公告)号：WO2010002736A2

    公开(公告)日：2010-01-07

    申请号：PCT/US2009048873

    申请日：2009-06-26

    Applicant: INTEL CORP ,  HLAD MARK S ,  LI SHENG

    Inventor： HLAD MARK S ,  LI SHENG

    IPC: H01L21/027

    CPC classification number: H01L21/76885 ,  H01L21/4846 ,  H01L23/49811 ,  H01L24/81 ,  H01L2224/131 ,  H01L2224/13147 ,  H01L2224/81193 ,  H01L2224/81801 ,  H01L2924/12044 ,  H01L2924/14 ,  H01L2924/1461 ,  H01L2924/014 ,  H01L2924/00

    Abstract: A method for fabricating fine line and space routing described. The method includes providing a substrate having a dielectric layer and a seed layer disposed thereon. An anti-reflective coating layer and a photo-resist layer are then formed above the seed layer. The photo-resist layer and the anti-reflective coating layer are patterned to form a patterned photo-resist layer and a patterned anti-reflective coating layer, to expose a first portion of the seed layer, and to leave covered a second portion of the seed layer. A metal layer is then formed on the first portion of the seed layer, between features of the patterned photo-resist layer and the patterned anti-reflective coating layer. The patterned photo-resist layer and the patterned anti-reflective coating layer are subsequently removed. Then, the second portion of the seed layer is removed to provide a series of metal lines above the dielectric layer.

    Abstract translation: 描述了制作细线和空间路由的方法。 该方法包括提供具有介电层和设置在其上的晶种层的衬底。 然后在种子层上方形成抗反射涂层和光致抗蚀剂层。 将光致抗蚀剂层和抗反射涂层图案化以形成图案化的光致抗蚀剂层和图案化的抗反射涂层，以暴露种子层的第一部分，并留下覆盖的第二部分 种子层。 然后在种子层的第一部分上，在图案化光刻胶层和图案化抗反射涂层的特征之间形成金属层。 随后去除图案化的光致抗蚀剂层和图案化的抗反射涂层。 然后，去除种子层的第二部分以在介电层上方提供一系列金属线。

    VERFAHREN ZUM STRUKTURIEREN VON TFC UND EINBRINGEN IN DIE ODI-ARCHITEKTUR UND IN IRGENDEINE AUFBAUSCHICHT VON ORGANISCHEM SUBSTRAT
    2.
    发明专利
    VERFAHREN ZUM STRUKTURIEREN VON TFC UND EINBRINGEN IN DIE ODI-ARCHITEKTUR UND IN IRGENDEINE AUFBAUSCHICHT VON ORGANISCHEM SUBSTRAT 未知

    公开(公告)号：DE102020103529A1

    公开(公告)日：2020-09-17

    申请号：DE102020103529

    申请日：2020-02-11

    Applicant: INTEL CORP

    Inventor： JAIN RAHUL ,  LEE KYU OH ,  SALAMA ISLAM ,  ALUR AMRUTHAVALLI PALLAVI ,  JEN WEI-LUN KANE ,  MIN YONGKI ,  LI SHENG

    IPC: H01L23/538 ,  H01L23/485

    Abstract: Ausführungsbeispiele umfassen Halbleiter-Packages. Ein Halbleiter-Package umfasst eine Mehrzahl von Aufbauschichten und eine Mehrzahl von leitfähigen Schichten in den Aufbauschichten. Die leitfähigen Schichten umfassen eine erste leitfähige Schicht und eine zweite leitfähige Schicht. Die erste leitfähige Schicht befindet sich über der zweiten leitfähigen Schicht und Aufbauschichten, wo ein erstes Via die erste und zweite leitfähige Schicht koppelt. Das Halbleiter-Package umfasst auch einen Dünnfilm-Kondensator (TFC) in den Aufbauschichten, wo ein zweites Via den TFC mit der ersten leitfähigen Schicht koppelt, und das zweite Via eine Dicke aufweist, die geringer ist als die Dicke des ersten Vias. Die erste leitfähige Schicht kann Erste-Ebene-Verbindungen sein. Die Aufbauschichten können Dielektrika sein. Der TFC kann eine erste Elektrode, eine zweite Elektrode und ein Dielektrikum umfassen. Die erste Elektrode kann sich über der zweiten Elektrode befinden und das Dielektrikum kann sich zwischen der ersten und der zweiten Elektrode befinden.

    PLANARE INDUKTOREN IN IC-GEHÄUSEN
    5.
    发明专利
    PLANARE INDUKTOREN IN IC-GEHÄUSEN 未知

    公开(公告)号：DE102020132374A1

    公开(公告)日：2021-09-02

    申请号：DE102020132374

    申请日：2020-12-07

    Applicant: INTEL CORP

    Inventor： MARIN BRANDON C ,  IBRAHIM TAREK ,  CHATTERJEE PRITHWISH ,  HARIRI HAIFA ,  DENG YIKANG ,  LI SHENG ,  PIETAMBARAM SRINIVAS

    IPC: H01L23/14 ,  H01F27/00 ,  H01L21/48 ,  H01L23/50 ,  H01L27/08

    Abstract: Ein integriertes Schaltungs-(IC-) Gehäusesubstrat, umfassend ein in ein dielektrisches Material eingebettetes magnetisches Material. Eine erste Oberfläche des dielektrischen Materials ist unter dem magnetischen Material und eine zweite Oberfläche des dielektrischen Materials, gegenüber der ersten Oberfläche, ist über dem magnetischen Material. Eine ein erstes Metallmerkmal umfassende Metallisierungsebene ist in das magnetische Material eingebettet. Ein zweites Metallmerkmal ist an einer Grenzfläche des magnetischen Materials und des dielektrischen Materials. Das zweite Metallmerkmal weist eine erste Seitenwand in Kontakt mit dem dielektrischen Material und eine zweite Seitenwand in Kontakt mit dem magnetischen Material auf.

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