公开(公告)号：DE112016005909T5

公开(公告)日：2018-09-20

申请号：DE112016005909

申请日：2016-11-18

Applicant: INTEL CORP

Inventor： ANDERSON MICHAEL ,  LI SHENG ,  PARK JONG SOO ,  PATWARY MD MOSTOFA ALI ,  SATISH NADATHUR RAJAGOPALAN ,  SMELYANSKIY MIKHAIL ,  SUNDARAM NARAYANAN

IPC: G06F9/30 ,  G06F9/38

Abstract: Es werden eine Einrichtung und ein Verfahren zum Beschleunigen von Graphenanalyse beschrieben. Eine Ausführungsform eines Prozessors umfasst beispielsweise Folgendes: eine Befehlsabrufeinheit zum Abrufen von Programmcode einschließlich Schnittmengen- und Vereinigungsmengenoperationen; eine Graphenbeschleunigungseinheit (graph accelerator unit - GAU) zum Ausführen mindestens eines Teils des Programmcodes, der die Schnittmengen- und Vereinigungsmengenoperationen betrifft, und Generieren von Ergebnissen; und eine Ausführungseinheit zum Ausführen mindestens eines zweiten Teils des Programmcodes unter Verwendung der von der GAU bereitgestellten Ergebnisse.

公开(公告)号：ES2922233T3

公开(公告)日：2022-09-12

申请号：ES19218464

申请日：2018-03-02

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  HURD LINDA L ,  KIM DUKHWAN ,  MACPHERSON MIKE B ,  WEAST JOHN C ,  CHEN FENG ,  AKHBARI FARSHAD ,  SRINIVASA NARAYAN ,  SATISH NADATHUR RAJAGOPALAN ,  TANG PING T ,  RAY JOYDEEP ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  YAO ANBANG ,  SHPEISMAN TATIANA

IPC: G06F9/30 ,  G06F3/14 ,  G06F9/38 ,  G06F9/46 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08 ,  G06T1/20 ,  G06T15/00 ,  G09G5/36

Abstract: Una unidad de procesamiento de gráficos tiene un conjunto de controladores de memoria, una memoria de caché y al menos un clúster de cálculo con al menos un multiprocesador de gráficos acoplado al conjunto de controladores de memoria. El al menos un multiprocesador de gráficos incluye una unidad de instrucción, una pluralidad de núcleos de procesamiento y una memoria compartida junto con la pluralidad de los núcleos de procesamiento. La unidad de instrucción está configurada para enviar instrucciones para la ejecución mediante un núcleo de procesamiento. La ejecución de un mecanismo de cálculo de precisión de precisión mixta fusionada es compatible con un mecanismo de cómputo, en el que la operación FMAC comprende una unidad lógica aritmética, ALU, operación de D = A * B + C con A y A y B es elementos de datos enteros de 8 bits, y C es un elemento de datos enteros de 32 bits. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：EP2751667A4

公开(公告)日：2015-07-15

申请号：EP11871468

申请日：2011-08-29

Applicant: INTEL CORP

Inventor： SEWALL JASON D ,  KIM CHANGKYA ,  CHHUGANI JATIN ,  SATISH NADATHUR RAJAGOPALAN

IPC: G06F9/38 ,  G06F9/06

CPC classification number: G06F17/30327 ,  G06F9/5005 ,  G06F2209/5018

Abstract: Embodiments of techniques and systems for parallel processing of B+ trees are described. A parallel B+ tree processing module with partitioning and redistribution may include a set of threads executing a batch of B+ tree operations on a B+ tree in parallel. The batch of operations may be partitioned amongst the threads. Next, a search may be performed to determine which leaf nodes in the B+ tree are to be affected by which operations. Then, the threads may redistribute operations between each other such that multiple threads will not operate on the same leaf node. The threads may then perform B+ tree operations on the leaf nodes of the B+ tree in parallel. Subsequent modifications to nodes in the B+ may similarly be redistributed and performed in parallel as the threads work up the tree.

Abstract translation: 描述了B +树的并行处理技术和系统的实施例。 具有分区和再分配的并行B +树处理模块可以包括一组在B +树上并行执行一批B +树操作的线程。 该批操作可以在线程之间进行分区。 接下来，可以执行搜索以确定B +树中的哪些叶节点将受哪个操作的影响。 然后，线程可以在彼此之间重新分配操作，使得多个线程将不在同一叶节点上操作。 然后，线程可以并行地在B +树的叶节点上执行B +树操作。 当线程处理树时，对B +中的节点的后续修改可以类似地重新分布并且并行执行。

公开(公告)号：PL3779681T3

公开(公告)日：2024-07-29

申请号：PL20199012

申请日：2019-02-13

Applicant: INTEL CORP

Inventor： NARAYANAMOORTHY SRINIVASAN ,  SATISH NADATHUR RAJAGOPALAN ,  SUPRUN ALEXEY ,  JANIK KENNETH J

IPC: G06F9/30

公开(公告)号：PL3657323T3

公开(公告)日：2022-07-25

申请号：PL19218464

申请日：2018-03-02

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  HURD LINDA L ,  KIM DUKHWAN ,  MACPHERSON MIKE B ,  WEAST JOHN C ,  CHEN FENG ,  AKHBARI FARSHAD ,  SRINIVASA NARAYAN ,  SATISH NADATHUR RAJAGOPALAN ,  TANG PING T ,  RAY JOYDEEP ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  YAO ANBANG ,  SHPEISMAN TATIANA

公开(公告)号：GB2479047B

公开(公告)日：2013-11-13

申请号：GB201104574

申请日：2011-03-17

Applicant: INTEL CORP

Inventor： CHHUGANI JATIN ,  CATANZARO BRYAN ,  KUMAR SANJEEV ,  KIM CHANGKYU ,  SATISH NADATHUR RAJAGOPALAN

IPC: G06T15/00 ,  G06T1/20 ,  G06T17/00

Abstract: A method of decreasing a total computation time for a visual simulation loop includes sharing a common data structure across each phase of the visual simulation loop by adapting the common data structure to a requirement for each particular phase prior to performing a computation for that particular phase.

公开(公告)号：ES2991916T3

公开(公告)日：2024-12-05

申请号：ES19183024

申请日：2018-03-02

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  HURD LINDA L ,  KIM DUKHWAN ,  MACPHERSON MIKE B ,  WEAST JOHN C ,  CHEN FENG ,  AKHBARI FARSHAD ,  SRINIVASA NARAYAN ,  SATISH NADATHUR RAJAGOPALAN ,  TANG PING T ,  RAY JOYDEEP ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  YAO ANBANG ,  SHPEISMAN TATIANA

IPC: G06F9/30 ,  G06F9/38 ,  G06F9/46 ,  G06N3/063 ,  G06T1/20

Abstract: Se describe un procesador de gráficos y un método para realizar una operación de multiplicación y acumulación de matrices multidimensionales de precisión mixta. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：FI3779681T3

公开(公告)日：2024-06-28

申请号：FI20199012

申请日：2019-02-13

Applicant: INTEL CORP

Inventor： NARAYANAMOORTHY SRINIVASAN ,  SATISH NADATHUR RAJAGOPALAN ,  SUPRUN ALEXEY ,  JANIK KENNETH J

IPC: G06F9/30

Abstract: Disclosed embodiments relate to multiply-accumulate operations. In one example, a processor comprises: a cache to store data; at least one core coupled to the cache. The at least one core comprises: execution circuitry to perform multiply-accumulate operations with a first source matrix and a second source matrix to generate a result matrix responsive to an instruction, wherein the first source matrix is a sparse matrix having non-zero data elements located at certain positions, wherein the first source matrix is stored in a compressed format that identifies the positions of the non-zero data elements in the first source matrix. The execution circuitry further comprises: a plurality of multiply-accumulate circuits to perform a plurality of multiply-add operations to multiply the non-zero data elements of the first source matrix by corresponding data elements of the second source matrix identified based on the positions in the compressed format to generate a plurality of products, and to add the plurality of products to accumulated values to generate data elements of the result matrix.

公开(公告)号：PL3396533T3

公开(公告)日：2022-06-06

申请号：PL18162635

申请日：2018-03-19

Applicant: INTEL CORP

Inventor： NURVITADHI ERIKO ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  SINHA KAMAL ,  SATISH NADATHUR RAJAGOPALAN ,  BOTTLESON JEREMY ,  AKHBARI FARSHAD ,  KOKER ALTUG ,  SRINIVASA NARAYAN ,  KIM DUKHWAN ,  BAGHSORKHI SARA S ,  GOTTSCHLICH JUSTIN E ,  CHEN FENG ,  OULD-AHMED-VALL ELMOUSTAPHA ,  NEALIS KEVIN ,  CHEN XIAOMING ,  YAO ANBANG

IPC: G06F9/30 ,  G06F9/38

公开(公告)号：DE112016006028T5

公开(公告)日：2018-09-13

申请号：DE112016006028

申请日：2016-11-22

Applicant: INTEL CORP

Inventor： ANDERSON MICHAEL J ,  LI SHENG R ,  PARK JONG SOO ,  PATWARY MD MOSTOFA ALI ,  SATISH NADATHUR RAJAGOPALAN ,  SMELYANSKIY MIKHAIL ,  SUNDARAM NARAYANAN

IPC: G06F9/30

Abstract: Ein Prozessor enthält ein Front-End, um einen Befehl zu empfangen, einen Decodierer, um den Befehl zu decodieren, eine Mengenoperations-Logikeinheit (SOLU), um den Befehl auszuführen, und eine Stilllegungseinheit. Die SOLU enthält eine Logik, um eine erste Menge von Schlüssel-Wert-Paaren in einer inhaltsassoziativen Datenstruktur zu speichern, um eine zweite Menge von Schlüssel-Wert-Paaren zu empfangen und um die Schlüssel-Wert-Paare in den beiden Mengen mit zusammenpassenden Schlüsseln zu identifizieren. Die SOLU enthält eine Logik, um die zweite Menge von Schlüssel-Wert-Paaren zu der ersten Menge hinzuzufügen, um eine Ausgangsmenge zu erzeugen, und um eine Operation auf die Werte der Schlüssel-Wert-Paare mit zusammenpassenden Schlüsseln anzuwenden, die einen einzigen Wert für den zusammenpassenden Schlüssel erzeugt. Die SOLU enthält eine Logik, um eine Ausgangsmenge zu erzeugen, die die Schlüssel-Wert-Paare von der ersten Menge mit zusammenpassenden Schlüsseln enthält, und um die Schlüssel-Wert-Paare von der ersten Menge mit eindeutigen Schlüsseln zu verwerfen.