公开(公告)号：DE102018129808A1

公开(公告)日：2019-07-04

申请号：DE102018129808

申请日：2018-11-26

Applicant: INTEL CORP

Inventor： BROWN ANDREW ,  VADLAMANI SAI ,  CHATTERJEE PRITHWISH ,  LINK LAUREN

IPC: H01F3/08 ,  H01F27/34 ,  H01F27/40

Abstract: Eine Induktivität kann hergestellt werden, die eine magnetische Materialschicht und ein elektrisch leitfähiges Via oder Leiterbahn umfasst, das/die sich durch die magnetische Materialschicht erstreckt, wobei die magnetische Materialschicht dielektrische magnetische Füllstoffpartikel innerhalb eines Trägermaterials umfasst. Weitere Ausführungsbeispiele können ein Einbringen der Induktivität der vorliegenden Beschreibung in ein elektronisches Substrat umfassen und können ferner ein integriertes Schaltungsbauelement umfassen, das an dem elektronischen Substrat angebracht ist, und das elektronische Substrat kann ferner an einer Platine, z. B. einer Hauptplatine, angebracht sein.

公开(公告)号：DE102018129645A1

公开(公告)日：2019-06-27

申请号：DE102018129645

申请日：2018-11-23

Applicant: INTEL CORP

Inventor： VADLAMANI SAI ,  CHATTERJEE PRITHWISH ,  MAY ROBERT ALAN ,  JAIN RAHUL ,  LINK LAUREN ,  BROWN ANDREW ,  LEE KYU OH ,  LI SHENG

IPC: H01L23/538 ,  H01L21/60 ,  H01L23/66 ,  H01L25/18

Abstract: Ausführungsbeispiele umfassen Bilden einer ersten Verbindungsstruktur auf einem dielektrischen Material eines Substrats, selektives Bilden eines magnetischen Materials auf einer Oberfläche der ersten Verbindungsstruktur, Bilden einer Öffnung in dem magnetischen Material und Bilden einer zweiten Verbindungsstruktur in der Öffnung. Aufbauschichten werden dann auf dem magnetischen Material gebildet.

公开(公告)号：DE102020112240A1

公开(公告)日：2020-12-17

申请号：DE102020112240

申请日：2020-05-06

Applicant: INTEL CORP

Inventor： BROWN ANDREW ,  GARNER LUKE ,  CHENG LIWEI ,  LINK LAUREN ,  XU CHENG ,  WANG YING ,  ZOU BIN ,  ZHANG CHONG

IPC: H01L23/498 ,  H01L21/60 ,  H01L21/768 ,  H01L23/522

Abstract: Ausführungsbeispiele hierin beschreiben Techniken für ein Halbleiterbauelement umfassend ein Package-Substrat. Das Package-Substrat umfasst eine Via-Anschlussfläche zumindest teilweise in einer Kernschicht. Eine erste Dielektrikumsschicht umfassend ein erstes Dielektrikumsmaterial liegt über der Via-Anschlussfläche und der Kernschicht, die erste Dielektrikumsschicht umfassend ein erstes Durchgangsloch durch die erste Dielektrikumsschicht, um die Via-Anschlussfläche zu erreichen. Eine zweite Dielektrikumsschicht umfassend ein zweites Dielektrikumsmaterial, das zumindest teilweise das erste Durchgangsloch füllt, die zweite Dielektrikumsschicht umfassend ein zweites Durchgangsloch durch die zweite Dielektrikumsschicht, um die Via-Anschlussfläche zu erreichen. Ein Via befindet sich ferner innerhalb des zweiten Durchgangslochs der zweiten Dielektrikumsschicht, umgeben von dem zweiten Dielektrikumsmaterial und in Kontakt mit der Via-Anschlussfläche. Andere Ausführungsbeispiele können beschrieben und/oder beansprucht sein.

公开(公告)号：DE102018131304A1

公开(公告)日：2019-07-18

申请号：DE102018131304

申请日：2018-12-07

Applicant: INTEL CORP

Inventor： VADLAMANI SAI ,  PRITHWISH CHATTERJEE ,  JAIN RAHUL ,  LEE KYU OH ,  LI SHENG ,  BROWN ANDREW ,  LINK LAUREN

IPC: H01L23/50 ,  H01L21/60

Abstract: Ein Substrat für ein integriertes Schaltungsgehäuse, das Substrat umfassend ein Dielektrikum, zumindest eine Leiterebene innerhalb des Dielektrikums und eine planare magnetische Struktur umfassend ein organisches magnetisches Laminat, das in das Dielektrikum eingebettet ist, wobei die planare magnetische Struktur in die zumindest eine Leiterebene integriert ist.