公开(公告)号：JP2010049686A

公开(公告)日：2010-03-04

申请号：JP2009183652

申请日：2009-08-06

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： ISLAM SYED ,  MITCHELL JAMES

IPC: G06F13/42 ,  G06F13/38

CPC classification number: G06F11/27 ,  H01L25/065 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To provide a hardware implementation to be integrated in a silicon component to deliver visibility using an existing external interface from an MCP, e.g., via other interconnect.
SOLUTION: Included is a step for selecting first data received in a first die of a multi-chip package (MCP) from a second die of the MCP via an intra-package link for output from a selector during a first clock period of a first clock signal, a step for selecting second data transmitted from the second die to the first die for output from the selector during a second clock period, and a step for transmitting the first and second data from the MCP via an external link.
COPYRIGHT: (C)2010,JPO&INPIT

Abstract translation: 要解决的问题：提供要集成在硅组件中的硬件实现，以使用来自MCP的现有外部接口（例如经由其他互连）提供可见性。 包括的步骤是用于从MCP的第二管芯经由内部封装链路选择在多芯片封装（MCP）的第一管芯中接收的第一数据以在第一时钟周期期间从选择器输出的步骤 第一时钟信号的步骤，用于选择从第二管芯发送到第一管芯以在第二时钟周期期间从选择器输出的第二数据的步骤，以及用于经由外部链路从MCP发送第一和第二数据的步骤。 版权所有（C）2010，JPO＆INPIT

公开(公告)号：WO2012087648A3

公开(公告)日：2012-09-20

申请号：PCT/US2011064510

申请日：2011-12-13

Applicant: INTEL CORP ,  KUMAR PANAKAJ ,  MITCHELL JAMES

Inventor： KUMAR PANAKAJ ,  MITCHELL JAMES

IPC: G06F13/14 ,  G06F13/38

CPC classification number: G06F13/385

Abstract: A method and apparatus to use Solid State Drives (SSD) in a high availability enterprise system is provided. Concurrent redundant paths are provided to the SSD to at least two storage controllers via a serial system bus using a non-storage bus protocol.

Abstract translation: 提供了在高可用性企业系统中使用固态驱动器（SSD）的方法和设备。 并行冗余路径通过使用非存储总线协议的串行系统总线提供给SSD至少两个存储控制器。

公开(公告)号：WO2006072060A9

公开(公告)日：2006-08-17

申请号：PCT/US2005047591

申请日：2005-12-27

Applicant: INTEL CORP ,  ZHONG TINA ,  MITCHELL JAMES

Inventor： ZHONG TINA ,  MITCHELL JAMES

IPC: H04L12/56 ,  G06F13/40

CPC classification number: H04L49/35 ,  H04L47/50 ,  H04L47/6285

Abstract: A device in an AS fabric may include an event dispatch unit for generating event packets to be sent over the fabric to event handling agents. The AS device may arbitrate between different packets for the resources of a particular VC. The AS device may arbitrate between packets from different VCs downstream in the AS transaction layer while giving preference to high priority packets.

Abstract translation: AS结构中的设备可以包括事件分派单元，用于生成要通过结构发送到事件处理代理的事件分组。 AS设备可以针对特定VC的资源在不同的分组之间进行仲裁。 AS设备可以在AS交易层下游的不同VC之间进行仲裁，同时优先考虑高优先级的分组。

公开(公告)号：EP2656228A4

公开(公告)日：2014-05-14

申请号：EP11851744

申请日：2011-12-13

Applicant: INTEL CORP

Inventor： KUMAR PANAKAJ ,  MITCHELL JAMES

IPC: G06F13/14 ,  G06F13/38

CPC classification number: G06F13/385

公开(公告)号：DE102009036631B4

公开(公告)日：2017-05-18

申请号：DE102009036631

申请日：2009-08-07

Applicant: INTEL CORP

Inventor： ISLAM SYED ,  MITCHELL JAMES

IPC: G06F13/00

Abstract: Vorrichtung, die aufweist: ein Modul (100), das umfasst: einen ersten Chip (110) für das Ausführen von Operationen an Daten, wobei der erste Chip eine erste Schnittstelle, um die Kommunikation zwischen dem Modul (100) und einem externen Link (195) zu ermöglichen, eine zweite Schnittstelle, um die Kommunikation zwischen dem ersten und einem zweiten Chip innerhalb des Moduls über einen modulinternen Link (165) zu ermöglichen, einen Prüfcontroller (140), um das Übertragen der modulinternen Kommunikation zu ermöglichen, einen ersten Multiplexer (155) mit einem ersten Eingang, der an ein Sendeteil der zweiten Schnittstelle gekoppelt ist, und einem zweiten Eingang, der mit einem Empfangsteil der zweiten Schnittstelle gekoppelt ist, und einen zweiten Multiplexer (160) mit einem ersten Eingang, der an den Ausgang des ersten Multiplexers (155) gekoppelt ist, und einem zweiten Eingang, der an die erste Schnittstelle gekoppelt ist, aufweist, wobei der erste und der zweite Multiplexer (155, 160) vom Prüfcontroller gesteuert werden; und der zweite Chip (170) eine dritte Schnittstelle aufweist, um die Kommunikation zwischen dem ersten Chip (110) über den modulinternen Link (165) zu ermöglichen, wobei der erste Chip (110) die modulinterne Kommunikation entlang des modulinternen Links (165) vom Modul über den externen Link (195) übertragen soll, und wobei die erste Schnittstelle in einer ersten Taktgeberdomäne mit einer ersten Taktgebergeschwindigkeit arbeitet und die zweite Schnittstelle in einer zweiten Taktgeberdomäne mit einer zweiten Taktgebergeschwindigkeit arbeitet, der Prüfcontroller (140) den ersten Multiplexer (155) veranlasst, die modulinterne Kommunikation mit der zweiten Taktgebergeschwindigkeit auszugeben, sodass die ersten Daten, die aus dem ersten Chip (110) an den zweiten Chip (170) mit der zweiten Taktgebergeschwindigkeit übertragen werden, und die zweiten Daten, die im ersten Chip (110) vom zweiten Chip (170) mit der zweiten Taktgebergeschwindigkeit empfangen werden, über den externen Link (195) mit der ersten Taktgebergeschwindigkeit übertragen werden, wobei die ersten Daten und die zweiten Daten auf verschachtelte Weise übertragen werden.

公开(公告)号：DE102009042868B4

公开(公告)日：2021-12-23

申请号：DE102009042868

申请日：2009-09-24

Applicant: INTEL CORP

Inventor： DAVIS KIMBERLY ,  SULLIVAN MARK ,  MITCHELL JAMES ,  THEMINS PATRICK

IPC: G06F15/17 ,  G06F13/40 ,  G06F15/163

Abstract: Datenverarbeitungssystem mit Hosts (100) zur Vermeidung von Bus-Enumerations-Problemen, wenn die Hosts (100) nicht zur selben Zeit hochfahren, das umfasst:einen ersten Host (100A), der eine erste nichttransparente Brücke (104A) umfasst;einen zweiten Host (100B), der eine zweite nichttransparente Brücke (104B) umfasst, wobei die erste nichttransparente Brücke (104A) eine erste primäre Seite (106A) und eine erste sekundäre Seite (108A) umfasst und die zweite nichttransparente Brücke (104B) eine zweite primäre Seite (106B) und eine zweite sekundäre Seite (108B) umfasst, wobei die erste nichttransparente Brücke (104A) einen ersten unzugänglichen Memory-Mapped Input-Output-Bereich, MMI/O-Bereich, (110A) auf der ersten sekundären Seite (108A) umfasst und die zweite nichttransparente Brücke (104B) einen zweiten unzugänglichen MMI/O-Bereich (110B) auf der zweiten sekundären Seite (108B) umfasst, undeine Proxy-Pakete erzeugende Vorrichtung (120) zwischen der ersten sekundären Seite (108A) der ersten nichttransparenten Brücke (104A) und der zweiten sekundären Seite (108B) der zweiten nichttransparenten Brücke (108B), wobei die Proxy-Pakete erzeugende Vorrichtung (120) den ersten Host (100A) und den zweiten Host (100B) in die Lage versetzt, einander ein einen Interrupt erzeugendes Paket zu senden, indem das den Interrupt erzeugende Paket durch den jeweiligen unzugänglichen MMI/O-Bereich (110) an die gegenüberliegende nichttransparente Brücke (104) gesendet wird.

公开(公告)号：DE102020101958A1

公开(公告)日：2020-10-29

申请号：DE102020101958

申请日：2020-01-28

Applicant: INTEL CORP

Inventor： CHEN CHIH-CHEH ,  JURSKI JANUSZ ,  SRIVASTAVA AMIT KUMAR ,  TRIVEDI MALAY ,  MITCHELL JAMES ,  KWIDZINSKI PIOTR MICHAEL ,  LOMBARD DAVID

IPC: G06F13/40 ,  G06F1/26 ,  G06F13/38 ,  G06F13/42

Abstract: Eine Einrichtung umfasst Bitübertragungsschichtschaltkreise mit Spuren zur Kopplung der Einrichtung mit Endpunktvorrichtungen; eine erste Eingabe-/Ausgabe- bzw. E/A-Steuerung zur Kopplung eines ersten Prozessors mit den Bitübertragungsschichtschaltkreisen, und eine zweite E/A-Steuerung zur Kopplung eines zweiten Prozessors mit den Bitübertragungsschichtschaltkreisen. Die erste und zweite E/A-Steuerung sind mit einem auf PCle (Peripheral Component Interconnect Express) basierenden Protokoll kompatibel. Die Einrichtung umfasst außerdem einen flexiblen Eingabe-/Ausgabeadapter bzw. FIA, der die erste und zweite E/A-Steuerung mit den Spuren koppelt. Der FIA vergibt selektiv Zugriff auf jede Spur der Spuren durch entweder die erste oder zweite E/A-Steuerung. Die Einrichtung umfasst außerdem eine kommunikativ mit dem FIA gekoppelte Power-Management-Steuerung bzw. PMC. Die PMC bewirkt, dass der FIA Zugriff auf mindestens eine der Spuren durch die erste oder zweite E/A-Steuerung ohne einen Reboot-Zyklus dynamisch vergibt.

公开(公告)号：GB2462713B

公开(公告)日：2010-09-29

申请号：GB0913869

申请日：2009-08-10

Applicant: INTEL CORP

Inventor： ISLAM SYED ,  MITCHELL JAMES

IPC: G01R31/3185 ,  G06F11/27

Abstract: In one embodiment, the present invention includes a method for selecting first data received in a first die of a multi-chip package (MCP) from a second die of the MCP via an intra-package link for output from a selector during a first clock period of a first clock signal, selecting second data transmitted from the second die to the first die for output from the selector during a second clock period, and transmitting the first and second data from the MCP via an external link. Other embodiments are described and claimed.

公开(公告)号：AT523847T

公开(公告)日：2011-09-15

申请号：AT00968959

申请日：2000-10-16

Applicant: INTEL CORP

Inventor： VAVRO DAVID ,  MITCHELL JAMES

IPC: G06F9/38 ,  G06F15/16 ,  G06F9/30 ,  G06F9/302 ,  G06F15/167 ,  G06F15/78

Abstract: A digital signal processor uses a number of independent sub-processors that may be controlled by a master programmable controller. For example, a specialized input processor may process input signals while a specialized output processor may process output signals. Each of these processors may also accomplish math functions when input and output processing is not necessary. The various processors may communicate with one another through general purpose registers which receive data and provide data to any of the processors in the system. Math processors may be added as needed to accomplish desired mathematical functions. In addition, a RAM processor may be utilized to hold the results of intermediate calculations in one embodiment of the present invention. In this way, an adaptable and scaleable design may be implemented that accommodates a variety of different operations without requiring redesign of all the components.

公开(公告)号：DE102009042868A1

公开(公告)日：2010-05-06

申请号：DE102009042868

申请日：2009-09-24

Applicant: INTEL CORP

Inventor： DAVIS KIMBERLY ,  SULLIVAN MARK ,  MITCHELL JAMES ,  THEMINS PATRICK

IPC: G06F15/17 ,  G06F15/163

Abstract: A dual host system and method with back to back non-transparent bridges and a proxy packet generating mechanism. The proxy packet generating mechanism enables the hosts to send interrupt generating packets to each other.