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    교대하는 전도성 라인들을 갖는 라이브러리 셀들을 이용한 집적 회로 레이아웃
    1.
    发明公开
    교대하는 전도성 라인들을 갖는 라이브러리 셀들을 이용한 집적 회로 레이아웃 审中-公开
    集成电路布局使用交替导电线的库单元

    公开(公告)号：KR20180020265A

    公开(公告)日：2018-02-27

    申请号：KR20187002103

    申请日：2015-06-24

    Applicant: INTEL CORP

    Inventor： NELSON DONALD W ,  MORROW PATRICK ,  BURNS STEVEN M

    IPC: H01L27/02 ,  G06F17/50 ,  H01L27/118

    CPC classification number: H01L27/0207 ,  G06F17/5068 ,  H01L27/11807

    Abstract: 교대하는전도성라인들을갖는라이브러리셀들을이용하는집적회로레이아웃이설명된다. 일실시예는제1 셀및 제2 셀을포함하고, 제2 셀은제1 셀에인접한다. 제1 셀은제1 복수의전도성라인들을가지고, 제1 복수의제1 부분은제2 셀로부터제1 거리인라인단부들을가진다. 제2 셀은제2 복수의전도성라인들을가지고, 전도성라인들은제1 셀에서의전도성라인들에대해평행하고전도성라인들과정렬되고, 제2 복수의제2 부분은제1 셀로부터제2 거리인라인단부들을가진다. 제1 거리는제2 거리보다더 짧다.

    Abstract translation: 描述了使用具有交替导电线的库单元的集成电路布局。 一个实施例包括第一小区和第二小区，并且第二小区与第一小区相邻。 第一单元具有第一多个导电线并且第一多个第一部分具有距第二单元的第一距离直列式端部。 第二单元具有第二多个导电线，导电线平行于第一单元中的导电线并且与导电线对齐，第二多个的第二部分距离第一单元的第二距离， 它的端部。 第一距离比第二距离短。

    Monolithische dreidimensionale (3D) ICS mit örtlichen ebenenübergreifenden Zwischenverbindungen
    2.
    发明专利
    Monolithische dreidimensionale (3D) ICS mit örtlichen ebenenübergreifenden Zwischenverbindungen 未知

    公开(公告)号：DE112013007061T5

    公开(公告)日：2016-01-28

    申请号：DE112013007061

    申请日：2013-06-25

    Applicant: INTEL CORP

    Inventor： MORROW PATRICK ,  JUN KIMIN ,  WEBB M CLAIR ,  NELSON DONALD W

    IPC: H01L21/768 ,  H01L21/28 ,  H01L27/105

    Abstract: Monolithische 3D-IC, die eine oder mehrere örtliche ebenenübergreifende Zwischenverbindung(en) aufweist, die eng mit zumindest einer Struktur zumindest eines Transistors auf zumindest einer Transistorebene innerhalb der 3D-IC integriert sind. In gewissen Ausführungsformen schneidet die örtliche ebenenübergreifende Zwischenverbindung eine Gate-Elektrode oder ein Source/Drain-Gebiet zumindest eines Transistors und erstreckt sich durch zumindest eine ebenenübergreifende Dielektrikumsschicht, die zwischen einer ersten und zweiten Transistorebene in der 3D-IC angeordnet ist. Örtliche ebenenübergreifende Zwischenverbindungen können vorteilhafterweise eine direkte vertikale Verbindung zwischen Transistoren in verschiedenen Ebenen der 3D-IC herstellen, ohne lateral um den Fußabdruck (d. h., laterale oder planare Fläche) entweder der darüber liegenden oder darunter liegenden Transistorebene, die verbunden ist, geführt zu werden.

    SILICON DIE WITH INTEGRATED HIGH VOLTAGE DEVICES
    3.
    发明专利
    SILICON DIE WITH INTEGRATED HIGH VOLTAGE DEVICES 未知

    公开(公告)号：MY181459A

    公开(公告)日：2020-12-22

    申请号：MYPI2016704171

    申请日：2014-06-16

    Applicant: INTEL CORP

    Inventor： NELSON DONALD W ,  WEBB M CLAIR ,  MORROW PATRICK ,  JUN KIMIN

    IPC: H01L29/78 ,  H01L21/336

    Abstract: A method including forming a plurality of first devices and a plurality of first interconnects on a substrate; coupling a second device layer including a plurality of second devices to ones of the plurality of first interconnects, and forming a plurality of second interconnects on the second device layer. An apparatus including a first device layer including a plurality of first circuit devices disposed between a plurality of first interconnects and a plurality of second interconnects and a second device layer including a plurality of second devices juxtaposed and coupled to one of the plurality of first interconnects and the plurality of second interconnects, wherein one of the plurality of first devices and the plurality of second devices include devices having a higher voltage range than the other of the plurality of first devices and the plurality of second devices. Figure 1

    Beidseitige Metallisierung mit einer durch das Silizium verteilten Stromversorgung
    4.
    发明专利
    Beidseitige Metallisierung mit einer durch das Silizium verteilten Stromversorgung 未知

    公开(公告)号：DE112015006942T5

    公开(公告)日：2018-06-14

    申请号：DE112015006942

    申请日：2015-09-25

    Applicant: INTEL CORP

    Inventor： NELSON DONALD W ,  BOHR MARK T ,  MORROW PATRICK

    IPC: H01L23/48

    Abstract: Einrichtung mit einer Schaltkreisstruktur, die eine Vorrichtungslage aufweist, und Kontakt, der mit einer Versorgungsleitung gekoppelt und durch die Vorrichtungslage geführt und mit mindestens einem Vorrichtungs auf einer ersten Seite gekoppelt ist. Verfahren, das Bereitstellen einer Versorgung von einem Gehäusesubstrat zu mindestens einem Transistor in einer Vorrichtungslage einer Schaltkreisstruktur und Bereitstellen der Versorgung zu dem mindestens einem Transistor mithilfe einer Versorgungsleitung auf einer Unterseite der Vorrichtungslage und Kontaktierung des mindestens einen Transistors auf einer Vorrichtungsseite durch Führen eines Kontakts von der Versorgungsleitung durch die Vorrichtungslage beinhaltet. System mit einem Gehäusesubstrat und einem Rohchip mit mindestens einer Versorgungsleitung, die an einer Unterseite einer Vorrichtungslage angeordnet und durch die Vorrichtungslage geführt und mit mindestens einem einer Vielzahl von Transistorvorrichtungen auf der Vorrichtungsseite gekoppelt ist.

    Monolithic three-dimensional (3D) ICs with local inter-level interconnects
    5.
    发明专利
    Monolithic three-dimensional (3D) ICs with local inter-level interconnects 未知

    公开(公告)号：GB2529582A

    公开(公告)日：2016-02-24

    申请号：GB201520163

    申请日：2013-06-25

    Applicant: INTEL CORP

    Inventor： MORROW PATRICK ,  KIMIN JUN ,  WEBB CLAIR M ,  NELSON DONALD W

    IPC: H01L21/8234 ,  H01L21/768 ,  H01L21/84 ,  H01L27/06 ,  H01L27/11 ,  H01L27/12

    Abstract: Monolithic 3D ICs employing one or more local inter-level interconnect integrated intimately with at least one structure of at least one transistor on at least one transistor level within the 3D IC. In certain embodiments the local inter-level interconnect intersects a gate electrode or a source/drain region of at least one transistor and extends through at least one inter-level dielectric layer disposed between a first and second transistor level in the 3D IC. Local inter-level interconnects may advantageously make a direct vertical connection between transistors in different levels of the 3D IC without being routed laterally around the footprint (i.e., lateral, or planar, area) of either the overlying or underlying transistor level that is interconnected.

    EMBEDDED MEMORY IN INTERCONNECT STACK ON SILICON DIE
    7.
    发明专利
    EMBEDDED MEMORY IN INTERCONNECT STACK ON SILICON DIE 未知

    公开(公告)号：SG10201811195PA

    公开(公告)日：2019-01-30

    申请号：SG10201811195P

    申请日：2014-06-16

    Applicant: INTEL CORP

    Inventor： NELSON DONALD W ,  WEBB CLAIR ,  MORROW PATRICK ,  JUN KIMIN

    Abstract: EMBEDDED MEMORY IN INTERCONNECT STACK ON SILICON DIE A method including forming a plurality of first interconnects and a plurality of second interconnects on opposite sides of an integrated circuit device layer including a plurality of circuit devices, wherein forming ones of the plurality of first interconnects and a plurality of second interconnects includes embedding memory devices therein. An apparatus including a substrate including a plurality of first interconnects and a plurality of second interconnects on opposite sides of an integrated circuit device layer including a plurality of circuit devices, wherein ones of the plurality of first interconnects and a plurality of second interconnects includes memory devices embedded therein. Fig. 1

    WRAP-AROUND-SOURCE/DRAIN-VERFAHREN ZUR HERSTELLUNG VON KONTAKTEN FÜR RÜCKSEITENMETALLE
    8.
    发明专利
    WRAP-AROUND-SOURCE/DRAIN-VERFAHREN ZUR HERSTELLUNG VON KONTAKTEN FÜR RÜCKSEITENMETALLE 未知

    公开(公告)号：DE112015006946T5

    公开(公告)日：2018-06-21

    申请号：DE112015006946

    申请日：2015-09-25

    Applicant: INTEL CORP

    Inventor： MORROW PATRICK ,  JUN KIMIN ,  SON IL-SEOK ,  NELSON DONALD W

    IPC: H01L29/78 ,  H01L21/336

    Abstract: Eine Vorrichtung, die eine Schaltungsstruktur, die eine erste Seite, die eine Einrichtungsschicht enthält, die mehrere Einrichtungen enthält, und eine gegenüberliegende zweite Seite enthält; einen elektrisch leitfähigen Kontakt, der an eine der mehreren Einrichtungen auf der ersten Seite gekoppelt ist; und eine elektrisch leitfähige Zwischenverbindung, die auf der zweiten Seite der Struktur angeordnet und an den leitfähigen Kontakt gekoppelt ist, enthält. Ein Verfahren, das ein Bilden einer Transistoreinrichtung, die einen Kanal zwischen einer Source und einem Drain und eine Gate-Elektrode auf dem Kanal enthält, eine erste Seite der Einrichtung definierend; ein Bilden eines elektrisch leitfähigen Kontakts zu einem von der Source und dem Drain von der ersten Seite; und ein Bilden einer Zwischenverbindung auf einer zweiten Seite der Einrichtung, wobei die Zwischenverbindung an den Kontakt gekoppelt ist, enthält.

    EMBEDDED MEMORY IN INTERCONNECT STACK ON SILICON DIE
    9.
    发明专利
    EMBEDDED MEMORY IN INTERCONNECT STACK ON SILICON DIE 未知

    公开(公告)号：SG11201608947SA

    公开(公告)日：2016-11-29

    申请号：SG11201608947S

    申请日：2014-06-16

    Applicant: INTEL CORP

    Inventor： NELSON DONALD W ,  WEBB CLAIR M ,  MORROW PATRICK ,  JUN KIMIN

    IPC: H01L21/335 ,  H01L29/78

    Abstract: A method including forming a plurality of first interconnects and a plurality of second interconnects on opposite sides of an integrated circuit device layer including a plurality of circuit devices, wherein forming ones of the plurality of first interconnects and a plurality of second interconnects includes embedding memory devices therein. An apparatus including a substrate including a plurality of first interconnects and a plurality of second interconnects on opposite sides of an integrated circuit device layer including a plurality of circuit devices, wherein ones of the plurality of first interconnects and a plurality of second interconnects includes memory devices embedded therein.

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