中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

36 records (took 0.019 seconds)

    고체상 접착제 및 선택적 이송에 의한 초박형 기능 블록의 이종 집적
    1.
    发明公开
    고체상 접착제 및 선택적 이송에 의한 초박형 기능 블록의 이종 집적 审中-公开
    通过固态粘合剂和选择性转移实现超薄功能块的异构集成

    公开(公告)号：KR20180021147A

    公开(公告)日：2018-02-28

    申请号：KR20187002456

    申请日：2015-06-26

    Applicant: INTEL CORP

    Inventor： JUN KIMIN ,  JENSEN JACOB M ,  MORROW PATRICK ,  FISCHER PAUL B

    IPC: H01L25/16 ,  H01L25/065 ,  H01L25/07

    CPC classification number: H01L25/16 ,  H01L25/0655 ,  H01L25/072 ,  H01L2224/95001

    Abstract: 방법은디바이스기판을캐리어기판에커플링하는단계; 디바이스기판의일 부분을호스트기판과정렬시키는단계; 캐리어기판으로부터디바이스기판의부분을분리하는단계; 및디바이스기판의부분을분리한후에, 디바이스기판의부분을호스트기판에커플링하는단계를포함한다. 방법은디바이스기판의디바이스면과캐리어기판사이의접착제로디바이스기판을캐리어기판에커플링하는단계; 디바이스기판을캐리어기판에커플링한후에, 디바이스기판을박형화하는단계; 박형화된디바이스기판의일 부분을호스트기판과정렬시키는단계; 캐리어기판으로부터디바이스기판의부분을분리하는단계; 및디바이스기판의분리된부분을호스트기판에커플링하는단계를포함한다. 장치는적층배열로호스트기판에커플링되는디바이스층 및서브마이크론두께를포함하는기판을포함한다.

    Abstract translation: 该方法包括将器件衬底耦合到载体衬底; 使器件衬底的一部分与主衬底对准; 将器件衬底的一部分与载体衬底分离; 并且在分离器件衬底的该部分之后将器件衬底的该部分耦合到主衬底。 该方法包括利用装置衬底的器件侧和载体衬底之间的粘合剂将器件衬底耦合到载体衬底; 将器件衬底耦合到载体衬底，然后减薄器件衬底; 使一部分减薄的器件衬底与主衬底对准; 将器件衬底的一部分与载体衬底分离; 并且将器件衬底的单独部分耦合到主衬底。 该设备包括衬底，该衬底包括以堆叠布置耦合到主衬底的器件层和亚微米厚度。

    VERTIKALE SPEICHERZELLEN
    3.
    发明专利
    VERTIKALE SPEICHERZELLEN 未知

    公开(公告)号：DE102019130777A1

    公开(公告)日：2020-06-18

    申请号：DE102019130777

    申请日：2019-11-14

    Applicant: INTEL CORP

    Inventor： LILAK AARON D ,  RACHMADY WILLY ,  DEWEY GILBERT ,  JUN KIMIN ,  YOO HUI JAE ,  MORROW PATRICK ,  MA SEAN T ,  PHAN ANH ,  SHARMA ABHISHEK ,  HUANG CHENG-YING ,  MANNEBACH EHREN

    IPC: H01L27/108 ,  H01L21/8242 ,  H01L27/12

    Abstract: Ausführungsbeispiele beschreiben hierin Techniken für ein Halbleiterbauelement, das eine Speicherzelle vertikal über einem Substrat umfasst. Die Speicherzelle umfasst einen Metall-Isolator-Metall- (MIM-) Kondensator an einem unteren Bauelementabschnitt und einen Transistor an einem oberen Bauelementabschnitt über dem unteren Bauelementabschnitt. Der MIM-Kondensator umfasst eine erste Platte und eine zweite Platte, die von der ersten Platte durch eine Kondensatordielektrikumsschicht getrennt ist. Die erste Platte umfasst eine erste Gruppe von Metallkontakten, die mit einer Metallelektrode vertikal über dem Substrat gekoppelt sind. Die erste Gruppe von Metallkontakten befindet sich innerhalb einer oder mehrerer Metallschichten über dem Substrat in einer horizontalen Richtung parallel zu einer Oberfläche des Substrats. Ferner ist die Metallelektrode der ersten Platte des MIM-Kondensators auch eine Source-Elektrode des Transistors. Andere Ausführungsbeispiele können beschrieben und/oder beansprucht sein.

    RÜCKSEITEN-KONTAKTSTRUKTUREN UND HERSTELLUNG FÜR METALL AUF BEIDEN SEITEN VON VORRICHTUNGEN
    4.
    发明专利
    RÜCKSEITEN-KONTAKTSTRUKTUREN UND HERSTELLUNG FÜR METALL AUF BEIDEN SEITEN VON VORRICHTUNGEN 未知

    公开(公告)号：DE112015006973T5

    公开(公告)日：2018-07-12

    申请号：DE112015006973

    申请日：2015-09-25

    Applicant: INTEL CORP

    Inventor： MORROW PATRICK ,  MEHANDRU RISHABH ,  LILAK AARON D ,  JUN KIMIN

    IPC: H01L29/78 ,  H01L21/336 ,  H01L27/12

    Abstract: Eine Einrichtung, die eine Schaltstruktur, die ein Vorrichtungsstratum aufweist, das mehrere Vorrichtungen aufweist, die eine erste Seite und eine gegenüberliegende zweite Seite aufweisen, und eine Metallzwischenverbindung aufweist, die von einer zweiten Seite des Vorrichtungsstratums aus mit mindestens einer der mehreren Vorrichtungen gekoppelt ist. Ein Verfahren, welches das Bilden einer Transistorvorrichtung, die einen Kanal zwischen einer Quelleregion und einer Senkeregion aufweist, und einer Gatterelektrode auf dem Kanal, die eine erste Seite der Vorrichtung definieren, und das Bilden einer Zwischenverbindung zur Quelleregion oder zur Senkeregion von einer zweiten Seite der Vorrichtung aus aufweist.

    PLANAR HETEROGENEOUS DEVICE
    5.
    发明公开
    PLANAR HETEROGENEOUS DEVICE 审中-公开
    PLANARE HETEROGENE VORRICHTUNG

    公开(公告)号：EP3084806A4

    公开(公告)日：2017-07-26

    申请号：EP13899945

    申请日：2013-12-18

    Applicant: INTEL CORP

    Inventor： JUN KIMIN ,  MORROW PATRICK

    IPC: H01L21/8258 ,  H01L27/12 ,  H01L29/10 ,  H01L29/78

    CPC classification number: H01L29/1054 ,  H01L21/02524 ,  H01L21/02538 ,  H01L21/02551 ,  H01L21/76283 ,  H01L21/823412 ,  H01L21/8258 ,  H01L27/0922 ,  H01L27/1207 ,  H01L29/16 ,  H01L29/20 ,  H01L29/22 ,  H01L29/267 ,  H01L29/78

    Abstract: In an embodiment a second semiconductor layer is transferred (e.g., using layer transfer techniques) on top of a first semiconductor layer. The second layer is patterned into desired wells. Between the wells, the first layer is exposed. The exposed first layer is epitaxially grown to the level of the transferred second layer to complete a planar heterogeneous substrate including both S1 and S2. The heterogeneous materials may be utilized such that, for example, a P channel device formed from one of III-V or IV materials is coplanar with an N channel device formed from one of III-V or IV materials. The embodiment requires no lattice parameter compliance due to the second layer being transferred onto the first layer. Also, there is no (or little) buffer and/or hetero-epitaxy. Other embodiments are described herein.

    Abstract translation: 在一个实施例中，第二半导体层在第一半导体层上被转移（例如，使用层转移技术）。 第二层被图案化成所需的孔。 在井之间，第一层被暴露。 暴露的第一层外延生长到转移的第二层的水平以完成包括S1和S2两者的平面异质衬底。 可以使用非均质材料，使得例如由III-V或IV材料中的一种形成的P沟道器件与由III-V或IV材料中的一种形成的N沟道器件共面。 由于第二层被转移到第一层上，该实施例不需要晶格参数顺从性。 此外，没有（或很少）缓冲和/或异质外延。 这里描述了其他实施例。

    "> PACKAGING-ARCHITEKTUR MIT KOMPENSATIONSSCHICHTEN FÜR
    6.
    发明专利
    PACKAGING-ARCHITEKTUR MIT KOMPENSATIONSSCHICHTEN FÜR "KNOWNGOOD-DIE"-ZU-"KNOWN-GOOD-DIE"-HYBRIDBONDEN IM WAFER-MASSTAB 未知

    公开(公告)号：DE102023134683A1

    公开(公告)日：2025-01-02

    申请号：DE102023134683

    申请日：2023-12-11

    Applicant: INTEL CORP

    Inventor： KRISHNATREYA BHASKAR JYOTI ,  ELSHERBINI ADEL A ,  RAWLINGS BRANDON M ,  JUN KIMIN ,  KARHADE OMKAR G ,  BHATIA MOHIT ,  DESHPANDE NITIN ,  MAJHI PRASHANT ,  SWAN JOHANNA M

    IPC: H10D80/30 ,  H01L23/31 ,  H01L23/50

    Abstract: Mikroelektronische Anordnungen, zugehörige Bauelemente und Verfahren sind hierin offenbart. Bei einigen Ausführungsbeispielen kann eine mikroelektronische Anordnung eine erste Schicht mit einem ersten Die mit einem ersten Kontakt; einen zweiten Die mit einem zweiten Kontakt; und eine Anschlussfläche-Schicht auf dem ersten und dem zweiten Die mit einer ersten Anschlussfläche und einer zweiten Anschlussfläche umfassen, wobei die erste Anschlussfläche mit dem ersten Kontakt gekoppelt und in einer ersten Richtung von diesem versetzt ist und die zweite Anschlussfläche mit dem zweiten Kontakt gekoppelt und in einer zweiten, von der ersten Richtung verschiedenen Richtung von diesem versetzt ist; und eine zweite Schicht, die einen dritten Die mit dritten und vierten Kontakten umfasst, wobei die erste Schicht mit der zweiten Schicht durch Metall-zu-Metall-Bonds und Fusionsbonds gekoppelt ist, der erste Kontakt mit dem dritten Kontakt durch die erste Anschlussfläche gekoppelt ist und der zweite Kontakt mit dem vierten Kontakt durch die zweite Anschlussfläche gekoppelt ist.

    MULTI-GATE HIGH ELECTRON MOBILITY TRANSISTORS AND METHODS OF FABRICATION
    7.
    发明专利
    MULTI-GATE HIGH ELECTRON MOBILITY TRANSISTORS AND METHODS OF FABRICATION 未知

    公开(公告)号：MY188298A

    公开(公告)日：2021-11-25

    申请号：MYPI2017700394

    申请日：2014-09-09

    Applicant: INTEL CORP

    Inventor： JUN KIMIN ,  DASGUPTA SANSAPTAK ,  LEVANDER ALEJANDRO X ,  MORROW PATRICK

    IPC: H01L29/778 ,  H01L21/337 ,  H01L21/338 ,  H01L29/808 ,  H01L29/812

    Abstract: A multi-gate high electron mobility transistor, HEMT, and its methods of formation are disclosed. The multi-gate HEMT includes a substrate (102) and an adhesion layer (104) on top of the substrate (102). A channel layer (120) is disposed on top of the adhesion layer (104), and a first gate electrode (106) is disposed on top of the channel layer (120). The first gate electrode (106) has a first gate dielectric layer (116) in between the first gate electrode (106) and the channel layer (120). A second gate electrode (108) is embedded within the substrate (102) and beneath the channel layer (120). The second gate electrode (108) has a second gate dielectric layer (118) completely surrounding the second gate electrode (108). A pair of source and drain contacts (110) are disposed on opposite sides of the first gate electrode (106). (Figure 1B)

    Monolithische dreidimensionale (3D) ICS mit örtlichen ebenenübergreifenden Zwischenverbindungen
    9.
    发明专利
    Monolithische dreidimensionale (3D) ICS mit örtlichen ebenenübergreifenden Zwischenverbindungen 未知

    公开(公告)号：DE112013007061T5

    公开(公告)日：2016-01-28

    申请号：DE112013007061

    申请日：2013-06-25

    Applicant: INTEL CORP

    Inventor： MORROW PATRICK ,  JUN KIMIN ,  WEBB M CLAIR ,  NELSON DONALD W

    IPC: H01L21/768 ,  H01L21/28 ,  H01L27/105

    Abstract: Monolithische 3D-IC, die eine oder mehrere örtliche ebenenübergreifende Zwischenverbindung(en) aufweist, die eng mit zumindest einer Struktur zumindest eines Transistors auf zumindest einer Transistorebene innerhalb der 3D-IC integriert sind. In gewissen Ausführungsformen schneidet die örtliche ebenenübergreifende Zwischenverbindung eine Gate-Elektrode oder ein Source/Drain-Gebiet zumindest eines Transistors und erstreckt sich durch zumindest eine ebenenübergreifende Dielektrikumsschicht, die zwischen einer ersten und zweiten Transistorebene in der 3D-IC angeordnet ist. Örtliche ebenenübergreifende Zwischenverbindungen können vorteilhafterweise eine direkte vertikale Verbindung zwischen Transistoren in verschiedenen Ebenen der 3D-IC herstellen, ohne lateral um den Fußabdruck (d. h., laterale oder planare Fläche) entweder der darüber liegenden oder darunter liegenden Transistorebene, die verbunden ist, geführt zu werden.

Patent Agency Ranking