公开(公告)号：DE112013007280T5

公开(公告)日：2016-04-14

申请号：DE112013007280

申请日：2013-09-26

Applicant: INTEL CORP

Inventor： LOTFY AMR M ,  DELSALAM MOHAMED A ,  ABDELMEJEED MAMDOH O ,  KURD NASSER A ,  ABDELMONEUM MOHAMED A ,  ELZINGA MARK ,  PARK YOUNG MIN ,  RAPETA JAGANNADHA R ,  MUSUNURI SURYA

IPC: H03L7/08 ,  H03K3/027

Abstract: Es wird eine integrierte Schaltung (IC) mit einer Phasenregelschleife mit der Fähigkeit zu Schnellverriegelung beschrieben. Die IC umfasst: einen Knoten zum Bereitstellen eines Referenztakts; einen digital gesteuerten Oszillator (DCO) zum Erzeugen eines Ausgangstakts; einen Teiler, der mit dem DCO gekoppelt ist, der Teiler zum Teilen des Ausgangstakts und Erzeugen eines Rückkopplungstakts; und Steuerlogik, die so ausgelegt ist, dass sie den DCO und den Teiler rücksetzt, und so ausgelegt ist, dass sie die Rücksetzung synchron mit dem Referenztakt freigibt. Es wird eine Vorrichtung zur Phasenfehlernullung bereitgestellt, die einen ersten Knoten zum Bereitstellen eines Referenztakts; einen zweiten Knoten zum Erzeugen eines Rückkopplungstakts; einen Zeit-Digital-Wandler, der mit den ersten und zweiten Knoten gekoppelt ist, um Phasenfehler zwischen den Referenz- und Rückkopplungstakten zu messen; ein digitales Filter; und eine Steuereinheit zum Anpassen des gemessenen Phasenfehlers und zum Bereitstellen des angepassten Phasenfehlers für das digitale Schleifenfilter umfasst.

公开(公告)号：DE112013007280B4

公开(公告)日：2025-05-08

申请号：DE112013007280

申请日：2013-09-26

Applicant: INTEL CORP

Inventor： LOTFY AMR M ,  ABDELSALAM MOHAMED ,  ABDELMEJEED MAMDOH O ,  KURD NASSER A ,  ABDELMONEUM MOHAMED A ,  ELZINGA MARK ,  PARK YOUNG MIN ,  RAPETA JAGANNADHA R ,  MUSUNURI SURYA

IPC: H03L7/08 ,  H03K3/027

Abstract: Integrierte Schaltung (IC), umfassend:einen Knoten zum Bereitstellen eines Referenztakts;einen digital gesteuerten Oszillator (DCO) zum Erzeugen eines Ausgangstakts;einen Teiler, der mit dem DCO gekoppelt ist, der Teiler zum Teilen des Ausgangstakts und Erzeugen eines Rückkopplungstakts;Steuerlogik, die so ausgelegt ist, dass sie den DCO und den Teiler rücksetzt oderdeaktiviert, und so ausgelegt ist, dass sie die Rücksetzung synchron mit dem Referenztakt freigibt; undein Taktverteilungsnetz zum Empfangen eines Ausgangstakts vom DCO, wobei der Teiler einen vom Taktverteilungsnetz empfangenen Takt teilt.