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    Chaotic wide band frequency modulator for noise reduction
    1.
    发明专利
    Chaotic wide band frequency modulator for noise reduction 有权
    用于噪声减少的气溶胶带频调制器

    公开(公告)号：JP2011118878A

    公开(公告)日：2011-06-16

    申请号：JP2010233718

    申请日：2010-10-18

    Applicant: Intel Corp ,  インテル・コーポレーション

    Inventor： SARASWAT RUCHIR ,  GELMAN ANDRIY ,  BRETTHAUER ULRICH ,  PARMAR SUNIL ,  MANCHE RAJASHEKAR ,  RAMANA CHODIMELLA VENKATA ,  DHARNE SHIVRAJ G

    IPC: G06F7/58 ,  H03K3/84

    CPC classification number: H03K3/84

    Abstract: PROBLEM TO BE SOLVED: To reduce electromagnetic interference (EMI) and radio frequency interference (RFI) caused by one computing device on another computing device. SOLUTION: A device and a method reduce electromagnetic interference (EMI) and a radio frequency interference (RFI) in a computer system by using a chaotic wide band frequency modulation. A chaotic noise modulator has: a master cell which generates a control voltage in response to an un-modulated reference signal; and the slave cell which has a chaotic signal generator to generate a random noise signal and is coupled with the master cell to generate a modulated output signal in response to the control voltage. COPYRIGHT: (C)2011,JPO&INPIT

    Abstract translation: 要解决的问题：减少由另一计算设备上的一个计算设备引起的电磁干扰（EMI）和射频干扰（RFI）。 解决方案：一种设备和方法通过使用混沌宽带频率调制来减少计算机系统中的电磁干扰（EMI）和射频干扰（RFI）。 混沌噪声调制器具有：响应于未调制参考信号产生控制电压的主单元; 以及具有混沌信号发生器的从单元以产生随机噪声信号，并且与主单元耦合以响应于控制电压产生调制的输出信号。 版权所有（C）2011，JPO＆INPIT

    3D MEMORY CONFIGURABLE FOR PERFORMANCE AND POWER
    3.
    发明申请
    3D MEMORY CONFIGURABLE FOR PERFORMANCE AND POWER 审中-公开
    3D内存可配置性能和功耗

    公开(公告)号：WO2014051729A3

    公开(公告)日：2014-07-31

    申请号：PCT/US2013045218

    申请日：2013-06-11

    Applicant: INTEL CORP

    Inventor： SARASWAT RUCHIR ,  GRIES MATTHIAS

    IPC: G11C11/40 ,  G11C11/4074

    CPC classification number: G11C5/063 ,  G11C5/025 ,  G11C7/10 ,  G11C11/4074 ,  G11C11/4076 ,  G11C11/4097 ,  G11C2207/2227 ,  H01L24/16 ,  H01L25/0657 ,  H01L27/0688 ,  H01L2224/16145 ,  H01L2225/06513 ,  H01L2225/06541

    Abstract: A 3D memory that is configurable for performance and power. An embodiment of a memory device includes a dynamic random-access memory (DRAM) including multiple memory dies, each memory die including multiple memory arrays, each memory array including peripheral logic circuits and a configurable logic. The memory device further includes a system element coupled with the DRAM, the system element including a memory controller. The memory controller is to provide for control of the configurable logic to provide for separate or shared peripheral logic circuits for one or more memory arrays, the configurable logic being configurable to enable or disable one or more of the peripheral logic circuits and to enable or disable one or more I/O connections between the memory arrays.

    Abstract translation: 可配置性能和功耗的3D内存。 存储器件的实施例包括包括多个存储器管芯的动态随机存取存储器（DRAM），每个存储器管芯包括多个存储器阵列，每个存储器阵列包括外围逻辑电路和可配置逻辑。 存储器件还包括与DRAM耦合的系统元件，系统元件包括存储器控制器。 存储器控制器旨在提供对可配置逻辑的控制以提供用于一个或多个存储器阵列的单独或共享的外围逻辑电路，所述可配置逻辑可配置为启用或禁用外围逻辑电路中的一个或多个并启用或禁用 存储器阵列之间的一个或多个I / O连接。

    Getrennte Mikrokanal-Spannungsdomänen in Stapelspeicherarchitektur
    5.
    发明专利
    Getrennte Mikrokanal-Spannungsdomänen in Stapelspeicherarchitektur 未知

    公开(公告)号：DE112011106009T5

    公开(公告)日：2014-12-18

    申请号：DE112011106009

    申请日：2011-12-23

    Applicant: INTEL CORP

    Inventor： SCHAEFFER ANDRE ,  SARASWAT RUCHIR

    IPC: G11C5/02 ,  G11C11/4074 ,  H01L23/48

    Abstract: Getrennte Mikrokanal-Spannungsdomänen in einer Stapelspeicherarchitektur. Eine Ausführungsform eines Speichergeräts beinhaltet einen Speicherstapel mit ein oder mehreren gekoppelten Speicherchips, wobei ein erster Speicherchip des Speicherstapels mehrere Mikrokanäle beinhaltet, und einen Logikchip, der mit dem Speicherstapel gekoppelt ist, wobei der Logikchip einen Speichercontroller umfasst. Jeder der Mikrokanäle beinhaltet eine getrennte Spannungsdomäne und das Spannungsniveau wird für jeden aus der Vielzahl der Mikrokanäle gesteuert.

    Heterogenous memory access
    6.
    发明专利
    Heterogenous memory access 未知

    公开(公告)号：GB2519641A

    公开(公告)日：2015-04-29

    申请号：GB201414980

    申请日：2014-08-22

    Applicant: INTEL CORP

    Inventor： SARASWAT RUCHIR ,  GRIES MATTHIAS ,  COWLEY NICHOLAS PAUL

    IPC: G06F3/06 ,  G06F1/32

    Abstract: A memory controller 110 operable for selective memory access to areas 150 of memory 120 exhibiting different attributes leverages different memory capabilities that vary access speed, retention time and power consumption, among others. Different areas of memory have different attributes while remaining available to applications as a single contiguous range of addressable memory. The memory controller employs an operating mode that identifies operational priorities for a computing device, such as speed, power conservation, or efficiency. The memory controller identifies an area of memory based on an expected usage of the data stored in the area, for example an access frequency indicating future retrieval. The memory controller therefore selects areas of memory based on the operating mode and the expected usage of data to be stored in the area according to a heuristic that favours areas of memory based on those exhibiting attributes having a high correspondence to the expected usage of the data.

    Master-Slave-Digitalspannungsregler
    9.
    发明专利
    Master-Slave-Digitalspannungsregler 未知

    公开(公告)号：DE112015000530T5

    公开(公告)日：2016-10-13

    申请号：DE112015000530

    申请日：2015-02-06

    Applicant: INTEL CORP

    Inventor： COWLEY NICHOLAS P ,  KRISHNAMURTHY HARISH K ,  SARASWAT RUCHIR

    IPC: G05F1/56 ,  H02M1/00 ,  H02M3/157

    Abstract: Beschrieben wird eine Einrichtung, die umfasst: eine erste Brücke, die mit einer ersten Last zu koppeln ist; eine erste Impulsbreitenmodulations(PWM)-Schaltung zum Treiben der ersten Brücke; eine zweite Brücke, die mit einer zweiten Last zu koppeln ist; und eine zweite PWM-Schaltung zum Treiben der zweiten Brücke, wobei die erste PWM-Schaltung von einem ersten digitale Wort gesteuert wird, das von einem zweiten digitalen Wort getrennt ist, wobei die zweite PWM-Schaltung von dem zweiten digitalen Wort gesteuert wird und wobei das zweite digitale Wort von dem ersten digitalen Wort abgeleitet ist.

    Heterogener Speicherzugriff
    10.
    发明专利
    Heterogener Speicherzugriff 未知

    公开(公告)号：DE102014111990A1

    公开(公告)日：2015-03-19

    申请号：DE102014111990

    申请日：2014-08-21

    Applicant: INTEL CORP

    Inventor： SARASWAT RUCHIR ,  GRIES MATTHIAS ,  COWLEY NICHOLAS P

    IPC: G11C7/00 ,  G06F11/34 ,  G06F12/02 ,  G11C11/407

    Abstract: Ein Speicher-Controller, der für den selektiven Speicherzugriff auf Speicherbereiche eingesetzt werden kann, die unterschiedliche Merkmale aufweisen, gleicht unterschiedliche Speicherkapazitäten aus, die u. a. die Zugangsgeschwindigkeit, die Retentionsdauer und den Stromverbrauch variieren. Verschiedene Speicherbereiche haben verschiedene Merkmale, sind jedoch für Anwendungen als ein einziger durchgängiger, adressierbarer Speicherbereich verfügbar. Der Speicher-Controller wendet eine Betriebsart an, die operative Prioritäten für einen Rechner erkennt, z. B. Geschwindigkeit, Energieeinsparung oder Effizienz. Der Speicher-Controller erkennt einen Speicherbereich auf Grund einer erwarteten Nutzung der in dem Bereich gespeicherten Daten, z. B. eine Zugriffshäufigkeit, die auf den zukünftigen Datenabruf hinweist. Der Speicher-Controller wählt deshalb Speicherbereiche auf Grund der Betriebsart und der erwarteten Nutzung der in dem Bereich zu speichernden Daten gemäß einer Heuristik aus, die Speicherbereiche auf der Grundlage dieser Merkmale, die der erwarteten Datennutzung am ehesten entsprechen, begünstigt.

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