公开(公告)号：MY184096A

公开(公告)日：2021-03-17

申请号：MYPI2017700181

申请日：2014-08-07

Applicant: INTEL CORP

Inventor： LEE KEVIN J ,  SARASWAT RUCHIR ,  ZILLMANN UWE ,  COWLEY NICHOLAS P ,  GOLDMAN RICHARD J

Abstract: Described is an apparatus which comprises: a backside of a first die (301) having a redistribution layer, RDL, (211); one or more passive planar devices (213, 214) disposed on the backside, the one or more passive planar devices (213, 214) formed in the RDL (211); a front-side of the first die (301) having an active region; and one or more vias (205) to couple the active region with the one or more passive planar devices (213, 214). (Figure 2)

公开(公告)号：DE112014000056B4

公开(公告)日：2020-10-22

申请号：DE112014000056

申请日：2014-01-10

Applicant: INTEL CORP

Inventor： COWLEY NICHOLAS P ,  ALI ISAAC ,  SUETINOV VIATCHESLAV I ,  PINSON KEITH

IPC: H03M1/46 ,  G11C27/02

Abstract: Ein Verfahren der Analog-Digital-Wandlung mit sukzessiver Approximation, das Verfahren umfassend:während eines Abtastmodus die Verbindung eines Kondensator-Arrays (155) mit einer Vielzahl von Abtastschaltern (120, 122, 124, 126, 128), die mit einer Vielzahl verstärkter Eingangssignale verbunden sind, undwährend eines Wandlungsmodus die gemeinsame Verbindung des Kondensator-Arrays (155) mit einem Komparator (130) und die Isolierung des Kondensator-Arrays (155) von der Vielzahl der Abtastschalter (120, 122, 124, 126, 128), wobei die Verstärkung für jedes Eingangssignal unabhängig eingestellt werden kann.

公开(公告)号：DE112011106002T5

公开(公告)日：2014-09-11

申请号：DE112011106002

申请日：2011-12-22

Applicant: INTEL CORP

Inventor： TALBOT ANDREW D ,  ALI ISAAC ,  PERRY COLIN L ,  AITKEN MATTHEW T ,  KAN CHI MAN ,  MUDD MARK S ,  MARTIN ALAN J ,  COWLEY NICHOLAS P ,  PINSON KEITH ,  SPINKS STEPHEN J ,  BARBER WILLIAM L

IPC: H02M3/158 ,  G05F1/575 ,  H02M1/00

Abstract: Ein Dualmodus-Spannungsregler gemäß einer Ausführungsform umfasst einen passiven Regelerschaltkreis; einen Schaltreglerschaltkreis; und eine Steuerschaltung, die dazu eingerichtet ist, Betriebsparameter des Dualmodus-Spannungsreglers zu überwachen und entweder den passiven Reglerschaltkreis oder den Schaltreglerschaltkreis zwischen einem Eingangsspannungsanschluss und einer Ausgangslast selektiv zu koppeln. Die selektive Kopplung basiert auf der Überwachung von Parametern, einschließlich: Strom durch die Ausgangslast, Spannung an dem Eingangsspannungsanschluss und Spannung an der Ausgangslast, sowie die Verfügbarkeit eines Systemtaktsignals.

公开(公告)号：DE102013109688B4

公开(公告)日：2015-10-29

申请号：DE102013109688

申请日：2013-09-05

Applicant: INTEL CORP

Inventor： COWLEY NICHOLAS P ,  ALI ISAAC

IPC: H03M1/68

Abstract: Verfahren, umfassend: – Verteilen einer Sequenz von Mengen von Bit an Eingänge von N Digital-Analog-Umsetzern (1112, 1114, ..., 1120), wobei N eine natürliche Zahl größer 2 ist; – Umsetzen der Menge von Bit aus einer digitalen Darstellung eines Signalsegments durch einen jeweiligen Digital-Analog-Umsetzer (1112, 1114, ..., 1120), um ein jeweiliges Analogsignalsegment (Seg 1, Seg 2, ..., Seg N) auszugeben; und – Verschachteln der jeweiligen Analogsignalsegmente (Seg 1, Seg 2, ..., Seg N)in der Sequenz auf einen gemeinsamen verschachtelten Ausgang (1140), um ein Analogsignal zu erzeugen, wobei das jeweilige Analogsignalsegment (Seg 1, Seg 2, ..., Seg N) für eine Abtastperiode (FSAMPLE-TAKT) auf den gemeinsamen verschachtelten Ausgang (1140) angelegt wird und N – 1 Abtastperioden (FSAMPLE-TAKT) Zeit hat, um sich einzuschwingen.

公开(公告)号：DE102013109688A1

公开(公告)日：2014-04-03

申请号：DE102013109688

申请日：2013-09-05

Applicant: INTEL CORP

Inventor： COWLEY NICHOLAS P ,  ALI ISAAC

IPC: H03M1/68

Abstract: Ausführungsformen können Logik wie etwa Hardware und/oder Code zur schnellen Digital-Analog-Umsetzung von Signalen umfassen. Viele Ausführungsformen umfassen einen Demultiplexer zum Verteilen von Mengen von Bit an Digital-Analog-Umsetzer, wobei die Digital-Analog-Umsetzer die Mengen von Bit empfangen sollen und gleichzeitig arbeiten, um die Mengen von Bit aus digitalen Darstellungen von Signalsegmenten in Ausgangsanalogsignalsegmente umzusetzen, und einen Verschachteler zum Verschachteln der Analogsignalsegmente aus jedem Digital-Analog-Umsetzer in der Sequenz, um ein Analogsignal zu erzeugen. Bei vielen Ausführungsformen ist der Verschachteler dafür ausgelegt, die Analogsignalsegmente durch Latchen von Beträgen jedes der Analogsignalsegmente auf einen verschachtelten Ausgang in der Nähe von Enden von Taktzyklen zu verschachteln, um Nichtlinearitäten in den Beträgen jedes der Analogsignalsegmente zu dämpfen, wenn die Beträge ausgegeben werden.

公开(公告)号：DE102013109683B4

公开(公告)日：2017-10-05

申请号：DE102013109683

申请日：2013-09-05

Applicant: INTEL CORP

Inventor： COWLEY NICHOLAS P ,  ALI ISAAC ,  PINSON KEITH ,  SUETINOV VIACHESLAV I

IPC: H03M1/38

Abstract: Verfahren, wobei das Verfahren Folgendes umfasst: Schalten eines Analog-Digital-Umsetzers mit Register der sukzessiven Approximation aus einem Umsetzungsmodus, um ein Eingangssignal des Analog-Digital-Umsetzers mit Register der sukzessiven Approximation während eines Abtastmodus mit einer Kapazität eines Digital-Analog-Umsetzers zu koppeln, um die Kapazität des Digital-Analog-Umsetzers im Abtastmodus aufzuladen; Koppeln eines Eingangs eines Komparators mit einer Abtastmodus-Referenzspannung durch eine Auswahllogik für eine Dauer des Abtastmodus, wobei die Abtastmodus-Referenzspannung eine Schwellenspannung für die Spannung einer Ladung auf der Kapazität des Digital-Analog-Umsetzers am Eingang des Komparators umfasst; Vergleichen einer Spannung der Ladung auf der Kapazität des Digital-Analog-Umsetzers mit der Abtastmodus-Referenzspannung während des Abtastmodus, um zu bestimmen, ob die Spannung der Ladung auf der Kapazität größer oder kleiner als die Schwellenspannung ist; und Ausgeben eines digitalen Komparatorsignals während des Abtastmodus auf der Basis des Vergleichens der Spannung der Ladung auf der Kapazität des Digital-Analog-Umsetzers mit der Abtastmodus-Referenzspannung.

公开(公告)号：DE112014000418T5

公开(公告)日：2015-10-08

申请号：DE112014000418

申请日：2014-01-10

Applicant: INTEL CORP

Inventor： COWLEY NICHOLAS P ,  ALI ISAAC ,  SUETINOV VIATCHESLAV I ,  PINSON KEITH

IPC: G06F17/50

Abstract: Verfahren und System zur Implementierung einer Verstärkungssteuerung mit Feinauflösung und minimalen zusätzlichen Schaltungen. Die feine digitale Verstärkungssteuerung kann in Verbindung mit einer groben geschalteten Verstärkung an der Vorstufe eines Abtastempfängers ausgelöst werden. Der Mechanismus zur feinen digitalen Verstärkungssteuerung ist konfiguriert, ein Eingangssignal zu empfangen und auf das empfangene Eingangssignal angewandte Verstärkungen zu moderieren. Der Ausgang eines rauscharmen Verstärkers (LNA) ist mit einem geschalteten Dämpfungsglied verbunden, das feine gestufte Verstärkungssteuerung bereitstellt. Der Ausgang dieser Stufe ist mit der Schaltstufe verbunden, deren Ausgang mit einem Ladungsumverteilungs-Iterationsregister-Digital-zu-Analog-Wandler (SAR ADC) verbunden ist, der konfiguriert ist, eine analoge Wellenform in eine digitale Repräsentation umzuwandeln.

公开(公告)号：DE102013109683A1

公开(公告)日：2014-04-03

申请号：DE102013109683

申请日：2013-09-05

Applicant: INTEL CORP

Inventor： COWLEY NICHOLAS P ,  ALI ISAAC ,  PINSON KEITH ,  SUETINOV VIACHESLAV I

IPC: H03M1/38

Abstract: Ausführungsformen können Logik wie etwa Hardware und/oder Code zur schnellen Analog-Digital-Umsetzung eines Signals umfassen. Viele Ausführungsformen empfangen ein Analogsignal als Eingangssignal eines Abtastempfängers. Der Abtastempfänger kann einen Analog-Digital-Umsetzer bzw. ADC mit Register der sukzessiven Approximation bzw. SAR implementieren, um die digitale Ausgabe zu produzieren. Ausführungsformen können einen Komparator des SAR-ADC während eines Abtastmodus umbeauftragen, um eine digitale Komparatorausgabe zu erzeugen, die einen Vergleich einer Spannung der Ladung auf einer Kapazität des DAC mit einer Schwellenreferenzspannung repräsentiert. Bei weiteren Ausführungsformen wird die digitale Komparatorausgabe an den Eingang von Logik zur automatischen Verstärkungsregelung bzw. AGC angelegt. Die AGC-Logik empfängt das digitale Komparatorsignal, das einen Abtastwert eines Abtastzyklus mit mehreren Abtastwerten repräsentiert, wodurch die AGC-Logik ein Verstärkungsregelsignal erzeugen kann, das sowohl auf insgesamt zusammengesetzte Durchschnitts- als auch auf Spitzenamplituden reagiert.

公开(公告)号：EP3087604A4

公开(公告)日：2017-09-06

申请号：EP13900035

申请日：2013-12-23

Applicant: INTEL CORP

Inventor： LEE KEVIN J ,  SARASWAT RUCHIR ,  ZILLMANN UWE ,  COWLEY NICHOLAS P ,  SCHAEFER ANDRE ,  JAIN RINKLE ,  DROEGE GUIDO

IPC: H01L27/108

CPC classification number: H01L23/5223 ,  H01L21/4846 ,  H01L21/486 ,  H01L21/4875 ,  H01L21/76898 ,  H01L21/8221 ,  H01L23/481 ,  H01L23/492 ,  H01L23/498 ,  H01L23/49827 ,  H01L23/49838 ,  H01L23/49894 ,  H01L25/0657 ,  H01L27/0629 ,  H01L28/90 ,  H01L2225/06544 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Techniques are disclosed for forming a through-body-via (TBV) isolated coaxial capacitor in a semiconductor die. In some embodiments, a cylindrical capacitor provided using the disclosed techniques may include, for example, a conductive TBV surrounded by a dielectric material and an outer conductor plate. The TBV and outer plate can be formed, for example, so as to be self-aligned with one another in a coaxial arrangement, in accordance with some embodiments. The disclosed capacitor may extend through the body of a host die such that its terminals are accessible on the upper and/or lower surfaces thereof. Thus, in some cases, the host die can be electrically connected with another die to provide a die stack or other three-dimensional integrated circuit (3D IC), in accordance with some embodiments. In some instances, the disclosed capacitor can be utilized, for example, to provide integrated capacitance in a switched-capacitor voltage regulator (SCVR).

Abstract translation: 公开了用于在半导体管芯中形成贯穿本体通孔（TBV）的隔离同轴电容器的技术。 在一些实施例中，使用所公开的技术提供的圆柱形电容器可以包括例如由电介质材料和外导体板围绕的导电TBV。 根据一些实施例，TBV和外板可以例如形成为以同轴布置彼此自对准。 所公开的电容器可以延伸穿过主芯片的主体，使得其端子在其上表面和/或下表面可触及。 因此，在一些情况下，根据一些实施例，主芯片可以与另一芯片电连接以提供芯片堆叠或其他三维集成电路（3D IC）。 在一些情况下，所公开的电容器可以用于例如在开关电容器电压调节器（SCVR）中提供集成电容。

公开(公告)号：EP3230821A4

公开(公告)日：2018-06-20

申请号：EP15867248

申请日：2015-09-17

Applicant: INTEL CORP

Inventor： COWLEY NICHOLAS P ,  SARASWAT RUCHIR ,  GOLDMAN RICHARD J

IPC: G06F1/26 ,  G06F1/16

CPC classification number: G06F1/163 ,  G06F1/1635 ,  G06F1/26 ,  G06F1/3206 ,  G06F1/3215 ,  G06F3/0414 ,  H01L41/113 ,  H02N2/181

Abstract: Embodiments of the present disclosure provide techniques and configurations for a wearable device with power state control. In one instance, the device a functional module to operate in a first power state or in a second power state that is different from the first power state; a power source coupled with the functional module to provide operational power to the functional module; and a power state control module coupled with the functional module, to cause the functional module to transition from the first power state to the second power state in response to an input. The power state control module may comprise a power generating device to generate power responsive to the input, independent of the power source, and in response to the generated power, cause the functional module to transition from the first power state to the second power state. Other embodiments may be described and/or claimed.