公开(公告)号：WO02103527A3

公开(公告)日：2003-03-06

申请号：PCT/US0217960

申请日：2002-06-06

Applicant: INTEL CORP

Inventor： SUBRAMONEY SREENIVAS ,  HUDSON RICHARD L

IPC: G06F12/02 ,  G06F12/08

CPC classification number: G06F12/0888 ,  G06F12/0253 ,  Y10S707/99957

Abstract: An improved moving garbage collection algorithm is described. The algorithm allows efficient use of non-temporal stores to reduce the required time for garbage collection. Non-temporal stores (or copies) are a CPU feature that allows the copy of data objects within main memory with no interference or pollution of the cache memory. The live objects copied to new memory locations will not be accessed again in the near future and therefore need not be copied to cache. This avoids copy operations and avoids taxing the CPU with cache determinations. In a preferred embodiment, the algorithm of the present invention exploits the fact that live data object will be stored to consecutive new memory locations in order to perform streaming copies. Since each copy procedure has an associated CPU overhead, the process of streaming the copies reduces the degradation of system performance and thus reduces the time for garbage collection.

Abstract translation: 描述了改进的移动垃圾收集算法。 该算法允许有效地使用非时间存储来减少垃圾收集所需的时间。 非时间存储（或副本）是一种CPU功能，允许在主存储器内复制数据对象，而不会对高速缓冲存储器造成干扰或污染。 复制到新内存位置的实时对象在不久的将来不再被访问，因此不需要复制到缓存中。 这避免了复制操作，并避免了使用缓存确定对CPU进行征税。 在优选实施例中，本发明的算法利用实时数据对象将被存储到连续的新存储器位置以便执行流拷贝的事实。 由于每个复制过程都具有相关的CPU开销，所以流式传输副本的过程减少了系统性能的降级，从而减少了垃圾回收的时间。

公开(公告)号：DE102018003483A1

公开(公告)日：2018-11-08

申请号：DE102018003483

申请日：2018-04-27

Applicant: INTEL CORP

Inventor： KALSI GURPREET S ,  OMER OM J ,  GEORGE BIJI ,  NEELA GOPI ,  MANDAL DIPAN KUMAR ,  SUBRAMONEY SREENIVAS

IPC: G06T7/00 ,  G06T1/20

Abstract: Eine Ausführungsform stellt eine Bildverarbeitungsschaltungsanordnung bereit. Die Bildverarbeitungsschaltungsanordnung beinhaltet eine Merkmalsextraktionsschaltungsanordnung und eine Optimierungsschaltungsanordnung. Die Merkmalsextraktionsschaltungsanordnung ist dazu ausgelegt, einen Merkmalsdeskriptor wenigstens teilweise basierend auf einer Merkmalspunktposition und einem entsprechenden Ausmaß zu bestimmen. Die Optimierungsschaltungsanordnung ist dazu ausgelegt, eine Operation der Merkmalsextraktionsschaltungsanordnung zu optimieren. Jede Optimierung ist zum Beschleunigen der Operation der Merkmalsextraktionsschaltungsanordnung und/oder zum Reduzieren eines Leistungsverbrauchs der Merkmalsextraktionsschaltungsanordnung und/oder zum Reduzieren einer Systemspeicherbandbreite, die von der Merkmalsextraktionsschaltungsanordnung verwendet wird, ausgelegt.

公开(公告)号：AT409903T

公开(公告)日：2008-10-15

申请号：AT04813423

申请日：2004-12-08

Applicant: INTEL CORP

Inventor： SERRANO MAURICIO ,  SUBRAMONEY SREENIVAS ,  HUDSON RICHARD ,  ADL-TABATABAI ALI-REZA

IPC: G06F9/45 ,  G06F12/02

Abstract: Methods and apparatus to insert prefetch instructions based on garbage collector analysis and compiler analysis are disclosed. In an example method, one or more batches of samples associated with cache misses from a performance monitoring unit in a processor system are received. One or more samples from the one or more batches of samples based on delinquent information are selected. A performance impact indicator associated with the one or more samples is generated. Based on the performance indicator, at least one of a garbage collector analysis and a compiler analysis is initiated to identify one or more delinquent paths. Based on the at least one of the garbage collector analysis and the compiler analysis, one or more prefetch points to insert prefetch instructions are identified.

公开(公告)号：DE602004020668D1

公开(公告)日：2009-05-28

申请号：DE602004020668

申请日：2004-12-03

Applicant: INTEL CORP

Inventor： SUBRAMONEY SREENIVAS ,  SERRANO MAURICIO ,  HUDSON RICHARD ,  ADL-TABATABAI ALI-REZA

IPC: G06F9/45 ,  G06F12/02

公开(公告)号：HK1067418A1

公开(公告)日：2005-04-08

申请号：HK04108154

申请日：2004-10-19

Applicant: INTEL CORP

Inventor： SUBRAMONEY SREENIVAS ,  HUDSON RICHARD L

IPC: G06F12/02 ,  G06F12/08 ,  G06F

Abstract: An improved moving garbage collection algorithm is described. The algorithm allows efficient use of non-temporal stores to reduce the required time for garbage collection. Non-temporal stores (or copies) are a CPU feature that allows the copy of data objects within main memory with no interference or pollution of the cache memory. The live objects copied to new memory locations will not be accessed again in the near future and therefore need not be copied to cache. This avoids copy operations and avoids taxing the CPU with cache determinations. In a preferred embodiment, the algorithm of the present invention exploits the fact that live data objects will be stored to consecutive new memory locations in order to perform streaming copies. Since each copy procedure has an associated CPU overhead, the process of streaming the copies reduces the degradation of system performance and thus reduces the time for garbage collection.

公开(公告)号：DE102021122219A1

公开(公告)日：2022-04-07

申请号：DE102021122219

申请日：2021-08-27

Applicant: INTEL CORP

Inventor： PRASAD ARAVINDA ,  SUBRAMONEY SREENIVAS

IPC: G06F12/0802

Abstract: Systeme, Vorrichtungen und Verfahren können eine Technologie bereitstellen, die eine physische Seite für eine virtuelle Speicheradresse zuweist, die einem Fehler zugeordnet ist, eine Größe und ein Layout eines Adressraums bestimmt, der die virtuelle Speicheradresse enthält, und eine weiche Reservierung eines Satzes von aneinandergrenzenden physischen Speicherseiten basierend auf der Größe und dem Layout des Adressraums durchführt.

公开(公告)号：DE102020132898A1

公开(公告)日：2021-10-21

申请号：DE102020132898

申请日：2020-12-10

Applicant: INTEL CORP

Inventor： GUPTA SAURABH ,  SOUNDARARAJAN NIRANJAN ,  NATARAJAN RAGAVENDRA ,  SUBRAMONEY SREENIVAS

IPC: G06F9/30

Abstract: Es werden Verfahren und Vorrichtungen in Bezug auf Hardware zur anweisungssatzarchitektur-(ISA-)basierten und automatischen Verfolgung von Ladeoperationen für opportunistische Umlenkung von unzuverlässigen datenabhängigen Verzweigungen beschrieben. In einer Ausführungsform umfasst ein Prozessor eine Pipeline-Schaltung, die einen Decoder zum Decodieren von Anweisungen in decodierte Anweisungen und eine Ausführungsschaltung zum Ausführen der decodierten Anweisungen umfasst, eine Verzweigungsvorhersageschaltung zum Generieren eines vorgesagten Pfades für eine Verzweigungsanweisung und eine Verzweigungsumlenkschaltung zum Prüfen für die von einem Resultat aus einer Ladeanweisung abhängige Verzweigungsanweisung, ob eine Anweisung, die von der Pipeline-Schaltung empfangen wird, die Ladeanweisung ist, und Prüfen, wenn die durch die Pipeline-Schaltung empfangene Anweisung die Ladeanweisung ist, auf ein Rückschreiben des Resultats aus der Ladeanweisung zwischen einer Decodierung der Verzweigungsanweisung mit dem Decoder und einer Ausführung der Verzweigungsanweisung mit der Ausführungsschaltung und Umlenken, wenn der vorhergesagte Pfad sich von einem Pfad unterscheidet, der auf dem Resultat aus der Ladeanweisung basiert, der Verzweigungsanweisung in der Pipeline-Schaltung zu dem Pfad und Bewirken von Ausführung der Verzweigungsanweisung für den Pfad, der auf dem Resultat aus der Ladeanweisung basiert.

公开(公告)号：DE102020132893A1

公开(公告)日：2021-09-30

申请号：DE102020132893

申请日：2020-12-10

Applicant: INTEL CORP

Inventor： KALLURKAR PRATHMESH ,  NORI ANANT VITHAL ,  SUBRAMONEY SREENIVAS

IPC: G06F9/38

Abstract: Es werden Systeme, Verfahren und Vorrichtungen in Bezug auf eine Schaltungsanordnung zum Implementieren eines duplikationsbeständigen On-Die-Prefetchers für unregelmäßige Daten beschrieben. Gemäß einer Ausführungsform umfasst ein Hardwareprozessor einen Cache zum Speichern mehrerer Cache-Zeilen von Daten, ein Verarbeitungselement zum Ausführen von Befehlen zur Erzeugung von Speicheranforderungen und eine Prefetch-Schaltung zum Verfolgen eines ersten Satzes von Cache-Zeilen, deren Zugriff durch die Speicheranforderungen gefordert wird, die sich in einer ersten Anzahl ausgeführter Befehle wiederholen, Verfolgen eines zweiten Satzes von Cache-Zeilen, deren Zugriff durch die Speicheranforderungen gefordert wird, die sich in einer zweiten größeren Anzahl ausgeführter Befehle wiederholen, Erkennen einer Speicheranforderung anhand eines Befehls für eine Cache-Zeile aus dem Cache, Feststellen, ob die Cache-Zeile innerhalb des ersten Satzes von Cache-Zeilen oder des zweiten Satzes von Cache-Zeilen liegt, Aktualisieren erster Korrelationsdaten für die Cache-Zeile, wenn die Cache-Zeile innerhalb des ersten Satzes von Cache-Zeilen liegt, und Aktualisieren zweiter Korrelationsdaten für die Cache-Zeile, wenn die Cache-Zeile innerhalb des zweiten Satzes von Cache-Zeilen liegt.

公开(公告)号：DE102018001896A1

公开(公告)日：2018-10-04

申请号：DE102018001896

申请日：2018-03-08

Applicant: INTEL CORP

Inventor： MAMIDIPAKA MAHESH ,  JANDHYALA SRIVATSAVA ,  N K ANISH ,  NAGADASTAGIRI REDDY C ,  SUBRAMONEY SREENIVAS

IPC: G06F5/06

Abstract: Ein Prozessor kann mehrere Verarbeitungselemente und einen Hardwarebeschleuniger zum Auswählen von Datenelementen umfassen. Der Hardwarebeschleuniger kann zu Folgendem ausgelegt sein: Zugreifen auf einen Eingangsdatensatz, der einen Satz von Datenelementen enthält, wobei jedes Datenelement einen Bewertungswert aufweist; Inkrementieren von Klassenzählern auf der Basis der Bewertungswerte des Satzes von Datenelementen, wobei jeder Klassenzähler eine Anzahl von Datenelementen mit einem zugeordneten Bewertungswert zählt; Bestimmen einer kumulativen Summe von Zählwerten für eine Folge von Klassenzählern, wobei die Folge mit einem ersten Klassenzähler der mehreren Klassenzähler beginnt; Identifizieren eines zweiten Klassenzählers in der Folge von Klassenzählern, bei dem die kumulative Summe eine Auswahlmenge N erreicht; und Erzeugen eines Ausgangsdatensatzes basierend auf einem Vergleich des Satzes von Datenelementen mit einer Schwellenbewertung, die dem zweiten Klassenzähler zugeordnet ist.

公开(公告)号：DE102017128297A1

公开(公告)日：2018-07-05

申请号：DE102017128297

申请日：2017-11-29

Applicant: INTEL CORP

Inventor： MANDAL DIPAN KUMAR ,  OMER OM J ,  HACKING LANCE E ,  RADFORD JAMES ,  SUBRAMONEY SREENIVAS ,  JONES EAGLE ,  CHINYA GAUTHAM

IPC: G06K9/48

Abstract: Aspekte der vorliegenden Offenbarung beziehen sich auf Technologien (Systeme, Geräte, Verfahren usw.) zum Durchführen von Merkmalserkennung und/oder Merkmalsverfolgung auf Grundlage von Bilddaten. In Ausführungsformen enthalten oder nutzen Technologien einen SLAM-Hardwarebeschleuniger (SLAM Hardware Accelerator; SWA), der eine Merkmalserkennungskomponente und optional eine Merkmalsverfolgungskomponente enthält. Die Merkmalserkennungskomponente kann dafür konfiguriert sein, Merkmalserkennung anhand von Arbeitsdaten, die von einem Gleitfenster umschlossen sind, durchzuführen. Die Merkmalsverfolgungskomponente ist konfiguriert, Merkmalsverfolgungsoperationen zum Verfolgen von einem oder mehreren erkannten Merkmal/en durchzuführen, beispielsweise unter Verwendung normierter Kreuzkorrelation (Normalized Cross Correlation; NCC) oder einem anderen Verfahren.