公开(公告)号：WO2015170958A1

公开(公告)日：2015-11-12

申请号：PCT/MY2015/000026

申请日：2015-04-29

Applicant: MIMOS BERHAD

Inventor： LEE, Hing Wah ,  BIEN, Daniel Chia Sheng ,  ABD WAHID, Khairul Anuar ,  ATAN@MOHAM, Khairom Nizam ,  ZAKARIA, Anifah

IPC: H01L21/027

CPC classification number: B81C1/00031 ,  B81C2201/0153 ,  B81C2201/0159 ,  H01L51/0023

Abstract: The present invention provides an etch-free method for conductive electrode formation. The method comprises depositing an insulating layer (104) on a substrate (102), spin coating a first polymer layer (106) on the substrate (102), patterning the first polymer layer (106) by photo-lithography and depositing a conductive metal layer by physical deposition to form a top metallic layer (108) and a bottom metallic layer (110).

Abstract translation: 本发明提供了一种用于导电电极形成的无蚀刻方法。 该方法包括在衬底（102）上沉积绝缘层（104），在衬底（102）上旋涂第一聚合物层（106），通过光刻法图案化第一聚合物层（106）并沉积导电金属 层，通过物理沉积形成顶部金属层（108）和底部金属层（110）。

公开(公告)号：WO2009066993A3

公开(公告)日：2009-05-28

申请号：PCT/MY2008/000159

申请日：2008-11-24

Applicant: MIMOS BERHAD ,  IDRUS, Wan ,  MOHD ZAINI, Khairil, Mazwan ,  ZAKARIA, Anifah

Inventor： IDRUS, Wan ,  MOHD ZAINI, Khairil, Mazwan ,  ZAKARIA, Anifah

IPC: H01L21/027

Abstract: A method for removing photoresist using Wafer Edge Exclusion (WEE) from the wafer coding are is disclosed herein. WEE is used at selective layers of the wafer in order to reduce the topographical defect around the wafer coding area.

公开(公告)号：WO2016060545A1

公开(公告)日：2016-04-21

申请号：PCT/MY2015/050115

申请日：2015-10-06

Applicant: MIMOS BERHAD

Inventor： MOHD ZAINI, Khairil Mazwan ,  OMAR, Nazrah ,  ZAKARIA, Anifah

IPC: G03F1/38 ,  G03F9/00

CPC classification number: G03F1/38 ,  G03F1/00 ,  G03F7/70633 ,  G03F7/70683

Abstract: The present invention provides a design of overlay feature for wafer fabrication. The design pattern is overlay featuring first via [20] and second via [24] reticles with smaller via boxes instead of one big via box. This way, during application procedures residues can be eliminated after tungsten plug process ensuring new and clean box in box pattern instead of deformed box in box. This overlay feature consist of a four line series of via, via boxes of nine units or more in a line, to eliminate residue after tungsten plug process. This overlay feature consist of a set of four line series of via forming part of a hypothetical square as a replacement of one big square via hole. This design improves the overlay feature and helps overcome overlay measurement problems. As such, improvement in accuracy of data measurement provides correct alignments results which enable alignment correction and thus ensure higher production yield. This design solves the overlay problem and can be placed at any via masks (first via [20] and second via [22]) of new products, replacing standard overlay box-box feature without any changes in process recipes of standard CMOS wafer fabrication.

Abstract translation: 本发明提供了用于晶片制造的覆盖特征的设计。 设计图案是重叠的，首先通过[20]和第二个通过[24]具有较小通孔盒而不是一个大通孔盒的标线。 这样，在施工过程中，钨丝塞过程之后可以消除残留物，从而确保盒子图案中新的和清洁的盒子，而不是盒子中的变形箱。 这种覆盖特征包括四行系列通孔，通过一行九个以上的通孔，以消除钨丝塞过程之后的残留。 该叠加特征包括一组通过形成假想正方形的一部分的通孔的四行系列，作为一个大的方形通孔的替换。 该设计改进了重叠功能，有助于克服覆盖测量问题。 因此，数据测量精度的提高可以提供正确的对准结果，从而可以进行校准校正，从而确保更高的产量。 这种设计可以解决覆盖问题，并且可以通过新产品的任何通孔掩模（首先通过[20]和第二通孔[22]）进行放置，替代标准叠加盒式功能，而不会对标准CMOS晶圆制造的工艺配方进行任何更改。