公开(公告)号：ES2822373T3

公开(公告)日：2021-04-30

申请号：ES17712639

申请日：2017-03-09

Applicant: QUALCOMM INC

Inventor： LEE CHULKYU ,  CHOU SHIH-WEI ,  WILEY GEORGE

IPC: H04L25/49 ,  H03K5/153 ,  H04L25/02 ,  H04L25/03 ,  H04L25/14

Abstract: Un sistema de tres transmisores (100) para transmitir símbolos multifásicos sucesivos, que comprende: un codificador (135) configurado para codificar datos para proporcionar comandos correspondientes a los símbolos multifásicos sucesivos; una pluralidad de tres transmisores (105, 110, 115) cada uno configurado para conducir su señal de salida en respuesta a uno de los comandos de corriente a uno de una pluralidad de niveles de señal para uno de los símbolos multifásicos sucesivos de corriente; y un circuito lógico (140) configurado para detectar cuándo el codificador (135) ordena a uno de los tres transmisores de nivel medio que cambie su señal de salida de un nivel alto a un nivel medio para el símbolo multifásico de corriente mientras el codificador (135) ordena a uno de los tres transmisores de bajo nivel que cambie su señal de salida de nivel medio a un nivel bajo y que fuerce al transmisor de nivel medio a cambiar su señal de salida a un nivel medio reducido durante una parte inicial del símbolo multifásico de corriente y a que cambie a continuación su señal de salida al nivel medio para una parte restante del símbolo multifásico de corriente y forzar al transmisor de bajo nivel a cambiar su señal de salida a un nivel bajo incrementado durante la parte inicial y cambiar a continuación su señal de salida a bajo nivel durante la parte restante, en el que el nivel alto es mayor que el nivel medio, el nivel medio es mayor que el nivel medio reducido, el nivel medio reducido es mayor que el nivel bajo incrementado, y el nivel bajo incrementado es mayor que el nivel bajo.

公开(公告)号：HUE051461T2

公开(公告)日：2021-03-01

申请号：HUE17712639

申请日：2017-03-09

Applicant: QUALCOMM INC

Inventor： LEE CHULKYU ,  CHOU SHIH-WEI ,  WILEY GEORGE

IPC: H04L25/49 ,  H04L25/02 ,  H04L25/03 ,  H04L25/14

公开(公告)号：BR112022003872A2

公开(公告)日：2022-05-24

申请号：BR112022003872

申请日：2020-09-11

Applicant: QUALCOMM INC

Inventor： DIXIT ABHAY ,  DANG HARRY ,  MANSOOR BASHA SHAIK ,  CHOU SHIH-WEI ,  DUAN YING

IPC: G06F13/40

Abstract: receptores analógicos de extremidade dianteira. em determinados aspectos, um dispositivo compreende uma ou mais entradas io; um primeiro receptor acoplado a uma primeira voltagem de suprimento e uma ou mais entradas io, onde o primeiro receptor compreende transistores de óxido espesso; e um circuito de alta velocidade compreendendo um bloco de isolamento acoplado a uma ou mais entradas io, onde o bloco de isolamento compreende transistores de óxido espesso; e um segundo receptor acoplado ao bloco de isolamento e uma segunda voltagem de suprimento, onde o segundo receptor compreende os transistores de óxido fino.

公开(公告)号：ES2777373T3

公开(公告)日：2020-08-04

申请号：ES16753549

申请日：2016-08-09

Applicant: QUALCOMM INC

Inventor： DUAN YING ,  LEE CHULKYU ,  CHOU SHIH-WEI ,  DANG HARRY ,  KWON OHJOON

IPC: H04L7/033 ,  H04L25/49

Abstract: Un procedimiento de comunicaciones de datos, que comprende: configurar (2002) un circuito de recuperación de reloj (2104) para proporcionar una primera señal de reloj que incluye pulsos correspondientes a símbolos transmitidos en una interfaz trifásica de 3 hilos, donde los símbolos se transmiten en la interfaz trifásica de 3 hilos a una primera frecuencia; ajustar (2004) un retardo de bucle del circuito de recuperación de reloj para modificar la primera señal de reloj para que tenga una segunda frecuencia que no sea más de la mitad de la primera frecuencia, donde el circuito de recuperación de reloj genera un pulso en la primera señal de reloj para un primer símbolo de un número entero de símbolos y suprime la generación de pulsos para otros símbolos en el número entero de símbolos; configurar (2006) un circuito de generación de reloj (2106) para proporcionar una segunda señal de reloj, donde la segunda señal de reloj incluye pulsos para cada uno de los otros símbolos del número entero de símbolos; y capturar (2008) los símbolos de la interfaz trifásica de 3 hilos usando la primera señal de reloj y la segunda señal de reloj.

公开(公告)号：AU2017350752A1

公开(公告)日：2019-03-28

申请号：AU2017350752

申请日：2017-10-23

Applicant: QUALCOMM INC

Inventor： SEJPAL DHAVAL ,  CHOU SHIH-WEI ,  LEE CHULKYU ,  KWON OHJOON ,  WILEY GEORGE ALAN

IPC: H04L25/14 ,  G06F13/42 ,  H04L7/00 ,  H04L25/02 ,  H04L25/49

Abstract: Apparatus, systems and methods for error detection in transmissions on a multi-wire interface are disclosed. One method includes providing a plurality of launch clock signals, including launch clock signals having a different phase shifts, determining a type of transition in signaling state that will occur on each wire of the 3-wire interface at a boundary between two consecutively transmitted symbols, and selecting one of the plurality of launch clock signals to initiate the transition of signaling state on each wire of the 3-phase interface. Selecting one of the plurality of launch clock signals may include selecting a first launch clock signal when the transition in signaling state terminates at an undriven state, and selecting a second launch clock signal when the transition in signaling state begins at an undriven state. An edge in the first launch clock signal may occur before a corresponding edge in the second launch clock signal.

公开(公告)号：CA3013228A1

公开(公告)日：2017-09-14

申请号：CA3013228

申请日：2017-03-09

Applicant: QUALCOMM INC

Inventor： LEE CHULKYU ,  CHOU SHIH-WEI ,  WILEY GEORGE

IPC: H04L25/49 ,  H03K5/153 ,  H04L25/02 ,  H04L25/03 ,  H04L25/14

Abstract: An intelligent equalization technique is provided for a three-transmitter system in which mid-level transitions are selectively emphasized and de-emphasized to conserve power and reduce data jitter.