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公开(公告)号：KR20180020983A
公开(公告)日：2018-02-28
申请号：KR20177036773
申请日：2016-06-06
Applicant: QUALCOMM INC
Inventor： CHOU SHIH WEI , LEE CHULKYU , SEJPAL DHAVAL
IPC: H04L25/02 , G06F13/40 , H04B1/04 , H04B3/52 , H04L25/493
CPC classification number: H04B1/04 , G06F13/4072 , H04B3/52 , H04L25/0272 , H04L25/028 , H04L25/493
Abstract: 데이터송신, 특히전자기기내에서 2 개의디바이스들간의데이터송신을용이하게하는시스템, 방법들및 장치가설명되어있다. 송신라인들은송신라인들이달리구동되지않을때 N-페이즈극성인코딩된송신기에서선택적으로종단된다. 데이터는복수의와이어들상에송신되는심볼들의시퀀스에맵핑된다. 심볼들의시퀀스는 3 개의신호들에서인코딩된다. 복수의단자들중 제 1 단자는트랜지스터들이제 1 단자를제 1 및제 2 전압레벨들에커플링하기위해활성화되게하도록구동될수도있다. 제 1 단자는또한, 전용트랜지스터가제 1 단자를중간전압레벨에커플링하기위해활성화되게하도록구동될수도있다. 전용트랜지스터는 3 개의단자들중 제 2 단자를구동시키기위한전압레벨및 3 개의단자들중 제 3 단자를구동시키기위한전압레벨에기초하여활성화된다.
Abstract translation: 描述了促进数据传输的系统，方法和装置，特别是电子设备内的两个设备之间的数据传输。 当传输线否则将不被驱动时，传输线选择性地终止于N相极性编码发射机。 数据被映射到要在多条导线上传输的符号序列。 符号序列被编码为三个信号。 多个端子中的第一端子可以被驱动，使得晶体管被激活以将第一端子耦合到第一和第二电压电平。 第一端子可以进一步被驱动，使得专用晶体管被激活以将第一端子耦合到中间电压电平。 基于用于驱动三个端子中的第二端子的电压电平和用于驱动三个端子中的第三端子的电压电平来激活专用晶体管。
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公开(公告)号：JP2013232908A
公开(公告)日：2013-11-14
申请号：JP2013116761
申请日：2013-06-03
Applicant: Qualcomm Inc , クゥアルコム・インコーポレイテッドQualcomm Incorporated
Inventor： LEE CHULKYU , GEORGE ALAN WILEY
IPC: H03M7/14
Abstract: PROBLEM TO BE SOLVED: To provide a deserializer circuit and method including 8B/10B encoding.SOLUTION: The deserializer circuit and method convert a serial bit stream into a parallel bit stream in accordance with a parallel grouping. The deserializer and method include alternatingly demultiplexing a serial data stream into first and second bit streams. The first and second bit streams are respectively serially shifted along a first plurality of shift registers and a second plurality of shift registers. A first portion of the first bit stream in the first plurality of shift registers is selected, and a second portion of the second bit stream in the second plurality of shift registers is also selected. A parallel group of data in a parallel data stream is formed from the first and second portions.
Abstract translation: 要解决的问题：提供一种包括8B / 10B编码的解串器电路和方法。解决方案：解串器电路和方法根据并行分组将串行比特流转换成并行比特流。 解串器和方法包括将串行数据流交替解复用为第一和第二位流。 第一和第二比特流分别沿着第一多个移位寄存器和第二多个移位寄存器串行移位。 选择第一多个移位寄存器中的第一比特流的第一部分，并且还选择第二多个移位寄存器中的第二比特流的第二部分。 并行数据流中的并行数据组由第一和第二部分形成。
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公开(公告)号：JP2013048452A
公开(公告)日：2013-03-07
申请号：JP2012221192
申请日：2012-10-03
Applicant: Qualcomm Inc , クゥアルコム・インコーポレイテッドQualcomm Incorporated
Inventor： LEE CHULKYU
IPC: H03K19/0185
CPC classification number: H03K3/356113
Abstract: PROBLEM TO BE SOLVED: To provide a fast level-shifting circuit with a low duty cycle distortion and a high supply voltage margin.SOLUTION: A level shifter 100 includes an inverting circuit 104, a cross-coupled level shifting latch 102, and an SR logic gate latch 103. The first and second outputs of the level shifting latch 102 are coupled to a set (S) input node 121 and a reset (R) input node 120 of the SR logic gate latch 103. The inverting circuit 104 respectively supplies a noninverted signal and an inverted signal to a first input node 112 and a second input node 113 of the level shifting latch 102. A low-to-high transition of an input signal resets the SR logic gate latch 103, whereas a high-to-low transition sets the SR logic gate latch 103.
Abstract translation: 要解决的问题：提供具有低占空比失真和高电源电压裕度的快速电平移位电路。 解决方案：电平移位器100包括反相电路104，交叉耦合电平移位锁存器102和SR逻辑门锁存器103.电平移位锁存器102的第一和第二输出耦合到一组（S ）输入节点121和SR逻辑门锁存器103的复位（R）输入节点120.反相电路104分别向电平移位的第一输入节点112和第二输入节点113提供非反相信号和反相信号 输入信号的低到高转换复位SR逻辑门锁存器103，而从高到低的转换设置SR逻辑门锁存器103.权限：（C）2013，JPO和INPIT
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公开(公告)号：JP2013062832A
公开(公告)日：2013-04-04
申请号：JP2012236743
申请日：2012-10-26
Applicant: Qualcomm Inc , クゥアルコム・インコーポレイテッドQualcomm Incorporated
Inventor： LEE CHULKYU , GEORGE ALAN WILEY
IPC: H03M9/00
Abstract: PROBLEM TO BE SOLVED: To provide a deserializer circuit with low power consumption which converts a serial bit stream into a parallel bit stream.SOLUTION: A circuit of a deserializer 700 converts a serial bit stream into a parallel bit stream according to a parallel grouping. The method includes alternatingly demultiplexing a serial data stream into first and second bit streams. The first and second bit streams are respectively serially shifted along a first plurality of shift registers 724(1) and a second plurality of shift registers 724(2). A first portion of the first bit stream in the first plurality of shift registers is selected and a second portion of the second bit stream in the second plurality of shift registers is also selected. A parallel group of data in a parallel data stream is formed from the first and second portions.
Abstract translation: 要解决的问题：提供一种具有低功耗的解串器电路，其将串行比特流转换成并行比特流。 解串器串行比特流根据并行分组将串行比特流转换为并行比特流。 该方法包括将串行数据流交替解复用为第一和第二比特流。 第一和第二比特流分别沿第一多个移位寄存器724（1）和第二多个移位寄存器724（2）串行移位。 选择第一多个移位寄存器中的第一比特流的第一部分，并且还选择第二多个移位寄存器中的第二比特流的第二部分。 并行数据流中的并行数据组由第一和第二部分形成。 版权所有（C）2013，JPO＆INPIT
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公开(公告)号：ES2822373T3
公开(公告)日：2021-04-30
申请号：ES17712639
申请日：2017-03-09
Applicant: QUALCOMM INC
Inventor： LEE CHULKYU , CHOU SHIH-WEI , WILEY GEORGE
Abstract: Un sistema de tres transmisores (100) para transmitir símbolos multifásicos sucesivos, que comprende: un codificador (135) configurado para codificar datos para proporcionar comandos correspondientes a los símbolos multifásicos sucesivos; una pluralidad de tres transmisores (105, 110, 115) cada uno configurado para conducir su señal de salida en respuesta a uno de los comandos de corriente a uno de una pluralidad de niveles de señal para uno de los símbolos multifásicos sucesivos de corriente; y un circuito lógico (140) configurado para detectar cuándo el codificador (135) ordena a uno de los tres transmisores de nivel medio que cambie su señal de salida de un nivel alto a un nivel medio para el símbolo multifásico de corriente mientras el codificador (135) ordena a uno de los tres transmisores de bajo nivel que cambie su señal de salida de nivel medio a un nivel bajo y que fuerce al transmisor de nivel medio a cambiar su señal de salida a un nivel medio reducido durante una parte inicial del símbolo multifásico de corriente y a que cambie a continuación su señal de salida al nivel medio para una parte restante del símbolo multifásico de corriente y forzar al transmisor de bajo nivel a cambiar su señal de salida a un nivel bajo incrementado durante la parte inicial y cambiar a continuación su señal de salida a bajo nivel durante la parte restante, en el que el nivel alto es mayor que el nivel medio, el nivel medio es mayor que el nivel medio reducido, el nivel medio reducido es mayor que el nivel bajo incrementado, y el nivel bajo incrementado es mayor que el nivel bajo.
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Patent Agency Ranking
公开(公告)号：ES2715029T3
公开(公告)日：2019-05-31
申请号：ES16754368
申请日：2016-08-10
Applicant: QUALCOMM INC
Inventor： AGRAWAL NEHA , MOHAMAD SAJIN , LEE CHULKYU
IPC: G06F1/08 , H03K3/037 , H03K7/06 , H03K19/21 , H03K21/00 , H03K21/02 , H03K21/10 , H03K23/00 , H03K23/64
Abstract: Un procedimiento para dividir una señal de reloj de entrada por una proporción de división programable, el procedimiento que comprende: contar (510), en los bordes de la señal de reloj de entrada, el módulo de la proporción de división programable para producir una señal de recuento; producir (520), en función de la señal de recuento y la proporción de división programable, una señal de reloj de media tasa común, una señal de reloj de media tasa par y una señal de reloj de media tasa impar, cada una alternando a una mitad de la tasa de la señal de reloj de salida; y combinar (530) la señal de reloj de media tasa común y la señal de reloj de media tasa par para producir una señal de reloj par; combinar (530) la señal de reloj de media tasa común y la señal de reloj de media tasa impar para producir una señal de reloj impar; y seleccionar como señal de reloj de salida, la señal de reloj par cuando la proporción de división programable es par y seleccionar, como señal de reloj de salida, la señal de reloj impar cuando la proporción de división programable es impar.
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公开(公告)号：CA2992750A1
公开(公告)日：2017-03-09
申请号：CA2992750
申请日：2016-08-09
Applicant: QUALCOMM INC
Inventor： DUAN YING , LEE CHULKYU , DANG HARRY , KWON OHJOON
Abstract: Methods, apparatus, and systems for clock calibration are disclosed. A method for clock data recovery circuit calibration includes configuring a first clock recovery circuit to provide a clock signal that has a first frequency and that includes a single pulse for each symbol transmitted on a 3-wire, 3-phase interface, and calibrating the first clock recovery circuit by incrementally increasing a delay period provided by a delay element of the first clock recovery circuit until the clock signal provided by the first clock recovery circuit has a frequency that is less than the first frequency and, when the first clock recovery circuit has a frequency that is less than the first frequency, incrementally decreasing the delay period provided by the delay element of the first clock recovery circuit until the clock signal provided by the first clock recovery circuit has a frequency that matches the first frequency.
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公开(公告)号：ES2881302T3
公开(公告)日：2021-11-29
申请号：ES14815119
申请日：2014-11-12
Applicant: QUALCOMM INC
Inventor： SENGOKU SHOICHIRO , WILEY GEORGE ALAN , LEE CHULKYU
IPC: H04L7/033 , H03K5/1252 , H03K5/1534 , H04L25/14 , H04L25/49
Abstract: Un procedimiento de funcionamiento en un circuito receptor, que comprende: recibir una señal ensanchada distribuida a través de una pluralidad de interfaces de línea, transportando la señal ensanchada símbolos con transiciones de estado de símbolo a símbolo garantizadas entre símbolos consecutivos, estando definida la señal ensanchada por una pluralidad de señales de transición de estado que incluyen una primera señal a través de una primera interfaz de línea y una segunda señal a través de una segunda interfaz de línea; obtener una señal de reloj en base a una comparación de transiciones entre una primera muestra de la primera señal y una segunda muestra retardada de la primera señal, y una comparación de transiciones entre una primera muestra de la segunda señal y una segunda muestra retardada de la segunda señal; y muestrear la segunda muestra retardada de la primera señal en base a la señal de reloj para proporcionar una salida de símbolo.
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公开(公告)号：ES2794527T3
公开(公告)日：2020-11-18
申请号：ES16753547
申请日：2016-08-09
Applicant: QUALCOMM INC
Inventor： DUAN YING , LEE CHULKYU , DANG HARRY , KWON OHJOON
Abstract: Un procedimiento (2000) de comunicaciones de datos, que comprende: configurar (2002) un primer circuito de recuperación de reloj para proporcionar una señal de reloj que tiene una primera frecuencia y que incluye un único pulso para cada símbolo transmitido en una interfaz trifásica de 3 hilos; y calibrar (2004) el primer circuito de recuperación de reloj mediante las siguientes etapas: aumentar gradualmente (2006) un período de retardo proporcionado por un elemento de retardo del primer circuito de recuperación de reloj hasta que la señal de reloj proporcionada por el primer circuito de recuperación de reloj tenga una frecuencia menor que la primera frecuencia; y cuando el primer circuito de recuperación de reloj tiene una frecuencia menor que la primera frecuencia, disminuir gradualmente (2010) el período de retardo proporcionado por el elemento de retardo del primer circuito de recuperación de reloj hasta que la señal de reloj proporcionada por el primer circuito de recuperación de reloj tenga una frecuencia que coincida con la primera frecuencia.
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公开(公告)号：HUE043658T2
公开(公告)日：2019-08-28
申请号：HUE16754368
申请日：2016-08-10
Applicant: QUALCOMM INC
Inventor： AGRAWAL NEHA , MOHAMAD SAJIN , LEE CHULKYU
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