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    Procedimiento y aparato para formar clústeres de E/S en circuitos integrados
    1.
    发明专利
    Procedimiento y aparato para formar clústeres de E/S en circuitos integrados 未知

    公开(公告)号：ES2901897T3

    公开(公告)日：2022-03-24

    申请号：ES09790496

    申请日：2009-07-15

    Applicant: QUALCOMM INC

    Inventor： JALILIZEINALI REZA ,  DUNDIGAL SREEKER ,  MOHAN VIVEK ,  TOMS THOMAS

    IPC: H01L27/092 ,  H01L21/8238 ,  H01L23/00 ,  H01L23/485 ,  H01L23/50 ,  H01L27/02 ,  H03K17/0814 ,  H03K19/003

    Abstract: Un clúster de entrada/salida, E/S, (500), que comprende: una primera columna (504) y una segunda columna (506) de almohadillas de E/S, comprendiendo cada columna un primer par de almohadillas de E/S (530), comprendiendo el primer par de almohadillas de E/S: una primera almohadilla de E/S (502) que comprende un transistor de primer tipo (516) dispuesto en un primer extremo de la primera almohadilla de E/S (502), y un transistor de segundo tipo (518) dispuesto fuera del primer extremo de la primera almohadilla de E/S (502); y una segunda almohadilla de E/S (502) que comprende otro transistor de primer tipo (516) dispuesto en un primer extremo de la segunda almohadilla de E/S (502), y otro transistor de segundo tipo (518) dispuesto fuera del primer extremo, siendo la segunda almohadilla de E/S (502) adyacente a y estando posicionada una al lado de la otra con la primera almohadilla de E/S (502) para que el transistor de primer tipo (516) esté más cerca del otro transistor de primer tipo (516) que del otro transistor de segundo tipo (518) y para que el transistor de segundo tipo (518) esté más cerca del otro transistor de segundo tipo (518) que del otro transistor de primer tipo (516); en el que la segunda columna de almohadillas de E/S limita con la primera columna (504) de almohadillas de E/S de manera que el primer extremo de cada almohadilla de E/S en la segunda columna (506) de almohadillas de E/S limita con el primer extremo de una almohadilla de E/S en la primera columna (504) de almohadillas de E/S.

    Detectores de encendido/apagado de múltiples voltajes de alimentación
    2.
    发明专利
    Detectores de encendido/apagado de múltiples voltajes de alimentación 未知

    公开(公告)号：ES2801977T3

    公开(公告)日：2021-01-15

    申请号：ES10704637

    申请日：2010-02-03

    Applicant: QUALCOMM INC

    Inventor： KWON CHENG KI ,  MOHAN VIVEK

    IPC: G06F1/24 ,  G06F1/26 ,  H03K17/22

    Abstract: Un dispositivo de múltiples voltajes de alimentación que comprende: una red central (303) operativa a un primer voltaje de alimentación (301); y una red de control (305) acoplada a dicha red central (303) en la que dicha red de control (305) está configurada para transmitir una señal de control, comprendiendo dicha red de control (305): un detector de subida/bajada (306) configurado para detectar un estado de potencia de dicha red central (305), comprendiendo el detector de subida/bajada (306): uno o más de los primeros transistores (M4; M5) acoplados a un segundo voltaje de alimentación (300), en el que dichos uno o más primeros transistores (M4; M5) están configurados para encenderse cuando dicho primer voltaje de alimentación (301) se apague y apagarse cuando dicho primer voltaje de alimentación (301) se encienda; y uno o más segundos transistores (M6; M7) acoplados a dichos uno o más primeros transistores (M4; M5) en serie y acoplados a dicho primer voltaje de alimentación (301), en el que dichos uno o más segundos transistores (M6; M7) están configurados para encenderse cuando dicho primer voltaje de alimentación (301) se encienda y apagarse cuando dicho primer voltaje de alimentación (301) se apague; circuitería de procesamiento (307) acoplada a dicho detector de subida/bajada y configurada para generar dicha señal de control basándose en dicho estado de potencia; y uno o más circuitos de retroalimentación (310) acoplados a dicho detector de subida/bajada, con dichos uno o más circuitos de retroalimentación (310) configurados para proporcionar señales de retroalimentación para ajustar una capacidad de corriente de dicho detector de subida/bajada (306), con dicho uno o más circuitos de retroalimentación (310) que comprenden: uno o más primeros transistores de retroalimentación (M8) acoplados en paralelo con dichos uno o más primeros transistores (M4; M5) y acoplados para recibir retroalimentación de dicha circuitería de procesamiento (307); y uno o más segundos transistores de retroalimentación (M9; M10) acoplados en paralelo con dichos uno o más segundos transistores (M6; M7) y acoplados para recibir retroalimentación de dicha circuitería de procesamiento (307); en el que dichos uno o más primeros y segundos transistores de retroalimentación (M8; M9; M10) están configurados para apagarse cuando dicha circuitería de procesamiento (307) indica que dicho primer voltaje de alimentación (301) está encendido.

    4.
    发明专利
    未知

    公开(公告)号：BRPI0510039A

    公开(公告)日：2007-10-02

    申请号：BRPI0510039

    申请日：2005-03-31

    Applicant: QUALCOMM INC

    Inventor： KAZI TAUSEEF ,  GEMAR JEFF ,  SRINIVAS VAISHNAV ,  MOHAN VIVEK

    IPC: G01R31/30 ,  G01R31/3185

    Abstract: A main die and a stacked die are included in the same component package. A transmission gate (370) is implemented on the main die, and can be enabled to receive leakage current in a connection (318) between the main die and the stacked die, and to conduct the leakage current to a bonding pad (344) that is accessible external to the package. Thus, the connectivity between the main die and the stacked die can be tested after the dies are packaged. The transmission gate is disabled during high-speed testing and normal operation. The package can also include a multiplexer (364) that is enabled during high-speed testing to input and output test signals at the package level. A direction signal is used to indicate whether test signals are being input to or output from the main die.

    CURRENT MODE INTERFACE FOR OFF-CHIP HIGH SPEED COMMUNICATION
    7.
    发明专利
    CURRENT MODE INTERFACE FOR OFF-CHIP HIGH SPEED COMMUNICATION 未知

    公开(公告)号：CA2601453A1

    公开(公告)日：2006-09-28

    申请号：CA2601453

    申请日：2006-03-23

    Applicant: QUALCOMM INC

    Inventor： MOHAN VIVEK ,  DIXIT ABHAY ,  SANI MEHDI HAMIDI

    IPC: H04L25/02 ,  H03K19/0175 ,  H04L25/08

    Abstract: A transceiver interface for data transfer between two integrated circuits (ICs or "chips") utilizes a current mode technique rather than conventional voltage mode differential signaling techniques. A current pulse is injected into one of two transmission wires based on a signal value to be transmitted (e.g., logic "0" or "1") by a driver on a transmitting chip. The current pulse is received as a differential current signal at a receive block in a receiving chip. The differential signal is converted to a low swing differential voltage signal by current comparators. The differential voltage signal may be detected by an op-amp receiver which outputs the appropriate signal value.

    9.
    发明专利
    未知

    公开(公告)号：AT555499T

    公开(公告)日：2012-05-15

    申请号：AT07841332

    申请日：2007-08-24

    Applicant: QUALCOMM INC

    Inventor： WORLEY EUGENE ,  MOHAN VIVEK ,  JALILIZEINALI REZA

    IPC: H01L27/02 ,  H03K19/003

    Abstract: An electrostatic discharge (ESD) protection circuit uses two N-channel field effect transistors (NFETs) to conduct ESD current from a first to a second supply node. During the ESD event, an ESD detection circuit couples the gates of both NFETs to the first supply node through separate conductive paths. In one novel aspect, an RC trigger circuit includes a capacitance that is charged through a resistance. The resistance involves a P-channel transistor whose gate is coupled to the gate of the second NFET. During a normal power-up condition, the P-channel transistor is conductive, thereby preventing the RC trigger from triggering if the supply voltage VDD were to rise rapidly. In another novel aspect, a novel level-shifting inverter drives the second NFET. The level-shifting inverter uses a pull down resistor to avoid snap-back and also isolates the gate of the second NFET from a capacitively loaded third supply node.

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