公开(公告)号：BR112015023360A2

公开(公告)日：2017-07-18

申请号：BR112015023360

申请日：2014-03-11

Applicant: QUALCOMM INC

Inventor： CHRISTOPHER EDWARD KOOB ,  ERICH JAMES PLONDKE ,  LUCIAN CODRESCU ,  PIYUSH PATEL ,  THOMAS ANDREW SARTORIUS

IPC: G06F9/455 ,  G06F9/50 ,  G06F12/10

Abstract: 1/1 resumo “sistema e método de execução de hipervisores múltiplos” a presente invenção se refere a um aparelho que inclui um hipervisor principal que é executável em um primeiro conjunto de processadores e um segundo hipervisor que é executável em um segundo conjunto de processadores. o hipervisor principal pode definir configurações de um recurso e o hipervisor secundário pode usar o recurso com base nas configurações definidas pelo hipervisor principal. por exemplo, o hipervisor principal pode programar mapeamentos de tradução de endereços de memória para o segundo hipervisor. o hipervisor principal e o hipervisor secundário podem incluir seus próprios escalonadores.

公开(公告)号：BR112015022865A2

公开(公告)日：2017-07-18

申请号：BR112015022865

申请日：2014-03-10

Applicant: QUALCOMM INC

Inventor： AZZEDINE TOUZNI ,  PHILIP JR MUELLER ,  PIYUSH PATEL ,  THOMAS ZENG

IPC: G06F9/455 ,  G06F21/53

Abstract: 1/1 resumo "método e aparelho para ativar seletivamente as operações de um monitor de máquina virtual sob demanda" nos vários aspectos, técnicas de virtualização podem ser utilizadas para aperfeiçoar o desempenho e reduzir a quantidade de energia consumida pela ativação seletiva de um hipervisor operando em um dispositivo de computação durante as sessões de sandbox. nos vários aspectos, um sistema operacional de alto nível pode alocar memória de modo que seus endereços físicos intermediários sejam iguais aos endereços físicos. quando o supervisor é desativado, o hipervisor pode suspender das traduções de segundo estágio dos endereços físicos intermediários para endereços físicos. durante uma sessão de sandbox, o hipervisor pode ser ativado e retomar a realização das traduções de segundo estágio.

公开(公告)号：BR112017027791A2

公开(公告)日：2018-08-28

申请号：BR112017027791

申请日：2016-06-17

Applicant: QUALCOMM INC

Inventor： AMIT GIL ,  JAMES LIONEL PANIAN ,  OFER ROSENBERG ,  PIYUSH PATEL ,  SHAUL YOHAI YIFRACH

IPC: G06F13/24

Abstract: dados de interrupção sinalizada de mensagem (msi) estendida são revelados. em um aspecto, os bits de msi são modificados para incluir um identificador de nível de sistema. em um aspecto exemplar, dezesseis bits superiores da mensagem de msi são modificados para se configurarem como o identificador de nível de sistema. ao prover o identificador do nível de sistema incorporado nos dados de mensagem de msi, um controlador de interrupção pode verificar a fonte de interrupção.

公开(公告)号：BR112017027661A2

公开(公告)日：2018-08-28

申请号：BR112017027661

申请日：2016-06-01

Applicant: QUALCOMM INC

Inventor： AMIT GIL ,  JAMES LIONEL PANIAN ,  OFER ROSENBERG ,  PIYUSH PATEL ,  SHAUL YOHAI YIFRACH

IPC: G06F13/42

Abstract: o sistema pcie inclui um sistema de hospedeiro (304) e pelo menos um ponto de terminação de pcie (302). o ponto de terminação de pcie é configurado para determinar um ou mais atributos de transações específicas que podem melhorar a eficiência e o desempenho de uma transação de hospedeiro predefinida. o ponto de terminação de pcie codifica os atributos de transações específicas em um prefixo de pacote de camada de transação (tlp) de pelo menos um tlp de pcie e fornece o tlp de pcie ao sistema de hospedeiro. o complexo de raiz de pcie (316) no sistema de hospedeiro é configurado para detectar e extrair os atributos de transações específicas a partir do prefixo de tlp do tlp de pcie recebido a partir do ponto de terminação de pcie. ao comunicar os atributos de transações específicas no prefixo de tlp do tlp de pcie, é possível melhorar a eficiência e o desempenho do sistema pcie sem violar o padrão pcie existente.