-
公开(公告)号：CN102214483B
公开(公告)日：2015-01-14
申请号：CN201010299694.5
申请日：2010-09-28
Applicant: S.O.I.TEC绝缘体上硅技术公司
IPC: G11C11/4063
CPC classification number: G11C8/08 , G11C11/4085 , G11C2211/4016
Abstract: 本发明涉及一种SeOI上的伪反相器电路，其制在绝缘半导体衬底上，该衬底包括半导体材料的薄层，通过绝缘层将该薄层与基层衬底隔开，所述电路包括：位于用于施加电源电压的第一端子和第二端子之间的串联的第一沟道类型的晶体管和第二沟道类型的晶体管，所述第一和第二沟道类型晶体管的每一个包括位于薄层中的漏极区和源极区、在源极区和漏极区之间延伸的沟道、以及位于该沟道上方的前控制栅，其特征在于，每个晶体管具有背控制栅，该背控制栅形成于该晶体管的沟道下方的基层衬底中，并且能被偏压以调制晶体管的阈值电压，而且所述第一和第二沟道类型晶体管中的至少一个配置为，在能充分调制晶体管的阈值电压的背栅信号的作用下操作于耗尽模式。
-
公开(公告)号：CN102194516B
公开(公告)日：2015-07-29
申请号：CN201110054823.9
申请日：2011-03-07
Applicant: S.O.I.TEC绝缘体上硅技术公司
IPC: G11C11/413
CPC classification number: H01L27/1104 , G11C11/412 , H01L21/84 , H01L27/1203
Abstract: 本发明公开了一种SRAM型存储器单元，包括：绝缘衬底上的半导体，包括通过绝缘(BOX)层与基底衬底(2)隔开的半导体材料薄膜(1)；六个晶体管，包括两个存取晶体管(T1，T4)、两个导电晶体管(T2，T5)和两个充电晶体管(T3，T6)，充电晶体管被设置为与导电晶体管形成两个反向耦合的反相器，其特征在于，每个晶体管具有背控制栅极(BG1，BG2)，背控制栅极在基底衬底中形成在沟道下方并且能够被加偏压以便调制晶体管的阈值电压，第一背栅极线将存取晶体管的背控制栅极连接到第一电位，第二背栅极线将导电晶体管和充电晶体管的背控制栅极连接到第二电位，根据单元控制操作的类型来调制第一电位和第二电位。
-
Patent Agency Ranking
公开(公告)号：CN102214483A
公开(公告)日：2011-10-12
申请号：CN201010299694.5
申请日：2010-09-28
Applicant: S.O.I.TEC绝缘体上硅技术公司
IPC: G11C11/4063
CPC classification number: G11C8/08 , G11C11/4085 , G11C2211/4016
Abstract: 本发明涉及一种SeOI上的伪反相器电路，其制在绝缘半导体衬底上，该衬底包括半导体材料的薄层，通过绝缘层将该薄层与基层衬底隔开，所述电路包括：位于用于施加电源电压的第一端子和第二端子之间的串联的第一沟道类型的晶体管和第二沟道类型的晶体管，所述第一和第二沟道类型晶体管的每一个包括位于薄层中的漏极区和源极区、在源极区和漏极区之间延伸的沟道、以及位于该沟道上方的前控制栅，其特征在于，每个晶体管具有背控制栅，该背控制栅形成于该晶体管的沟道下方的基层衬底中，并且能被偏压以调制晶体管的阈值电压，而且所述第一和第二沟道类型晶体管中的至少一个配置为，在能充分调制晶体管的阈值电压的背栅信号的作用下操作于耗尽模式。
-
公开(公告)号：CN102194516A
公开(公告)日：2011-09-21
申请号：CN201110054823.9
申请日：2011-03-07
Applicant: S.O.I.TEC绝缘体上硅技术公司
IPC: G11C11/413
CPC classification number: H01L27/1104 , G11C11/412 , H01L21/84 , H01L27/1203
Abstract: 本发明公开了一种SRAM型存储器单元，包括：绝缘衬底上的半导体，包括通过绝缘(BOX)层与基底衬底(2)隔开的半导体材料薄膜(1)；六个晶体管，包括两个存取晶体管(T1，T4)、两个导电晶体管(T2，T5)和两个充电晶体管(T3，T6)，充电晶体管被设置为与导电晶体管形成两个反向耦合的反相器，其特征在于，每个晶体管具有背控制栅极(BG1，BG2)，背控制栅极在基底衬底中形成在沟道下方并且能够被加偏压以便调制晶体管的阈值电压，第一背栅极线将存取晶体管的背控制栅极连接到第一电位，第二背栅极线将导电晶体管和充电晶体管的背控制栅极连接到第二电位，根据单元控制操作的类型来调制第一电位和第二电位。
-
公开(公告)号：CN102194507B
公开(公告)日：2015-03-11
申请号：CN201010299692.6
申请日：2010-09-28
Applicant: S.O.I.TEC绝缘体上硅技术公司
IPC: G11C7/06
CPC classification number: G11C7/08 , G11C7/06 , G11C7/067 , G11C7/18 , G11C11/4091 , G11C11/4097 , G11C2211/4016
Abstract: 本发明涉及一种根据第一方面用于串联存储器单元的纳米灵敏放大器，包括：写入级，包括CMOS反相器，其输入端直接或间接的连接到灵敏放大器的输入端，以及其输出端连接到灵敏放大器的输出端，所述灵敏放大器被设计为连接到局部位线，对所述串联的单元寻址；读取级，包括灵敏晶体管，其栅极连接到反相器的输出端，以及其漏极连接到反相器的输入端。
-
公开(公告)号：CN102194507A
公开(公告)日：2011-09-21
申请号：CN201010299692.6
申请日：2010-09-28
Applicant: S.O.I.TEC绝缘体上硅技术公司
IPC: G11C7/06
CPC classification number: G11C7/08 , G11C7/06 , G11C7/067 , G11C7/18 , G11C11/4091 , G11C11/4097 , G11C2211/4016
Abstract: 本发明涉及一种根据第一方面用于串联存储器单元的纳米灵敏放大器，包括：写入级，包括CMOS反相器，其输入端直接或间接的连接到灵敏放大器的输入端，以及其输出端连接到灵敏放大器的输出端，所述灵敏放大器被设计为连接到局部位线，对所述串联的单元寻址；读取级，包括灵敏晶体管，其栅极连接到反相器的输出端，以及其漏极连接到反相器的输入端。
-
公开(公告)号：CN102047424A
公开(公告)日：2011-05-04
申请号：CN200980118433.4
申请日：2009-05-18
Applicant: S.O.I.TEC绝缘体上硅技术公司
CPC classification number: H01L21/76254 , H01L21/76256
Abstract: 在优选实施例中，本发明提供了半导体结构，其具有半导体支撑件、置于支撑件的一部分之上的绝缘层，以及置于该绝缘层之上的半导体表面层。电子器件可以形成在该表面层之中，也可以形成于该衬底的未被该绝缘层覆盖的半导体体区域的暴露部分中。本发明还提供了制造这种半导体结构的方法，首先从衬底开始，该衬底包括置于连续绝缘层之上的半导体表面层，该绝缘层和表面层均置于半导体支撑件之上，通过转换衬底的至少一个选定区域来形成该衬底的暴露的半导体体区域。
-
-
-
-
-
-
Search Results
7
records
(took 0.061 seconds)
