公开(公告)号：CN102097298A

公开(公告)日：2011-06-15

申请号：CN201010546693.6

申请日：2010-11-11

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： N·达瓦尔 ,  C·奥尔奈特

IPC: H01L21/02 ,  H01L21/762 ,  H01L21/20

CPC classification number: H01L21/76254 ,  H01L21/30604 ,  H01L21/76256

Abstract: 本发明涉及一种薄SOI器件的制造方法，包括：通过下列步骤形成结构：a)在施主衬底上形成第一蚀刻停止层；b)在该第一蚀刻停止层上形成第二蚀刻停止层，其中该第二蚀刻停止层的材料不同于该第一蚀刻停止层的材料；c)在该第二蚀刻停止层上形成薄硅膜；以及将该结构键合到目标衬底；以及通过在该第一蚀刻停止层开始的分裂而分离该施主衬底。

公开(公告)号：CN101207016B

公开(公告)日：2012-04-25

申请号：CN200710199698.4

申请日：2007-12-17

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： C·奥尔奈特 ,  C·菲盖

IPC: H01L29/15

CPC classification number: H01L29/155 ,  H01L21/0237 ,  H01L21/02439 ,  H01L21/0245 ,  H01L21/02507 ,  H01L21/0251 ,  H01L21/02532 ,  H01L29/165

Abstract: 本发明涉及一种半导体异质结构，其包括具有第一面内晶格常数的支撑衬底、在衬底上形成的顶部具有第二面内晶格常数且处于松弛状态的缓冲结构以及在缓冲结构上形成的非渐变层的多层堆叠。本发明的目的在于提供一种上述类型的具有较小表面粗糙度的半导体异质结构。一种上述类型的异质结构实现了这一目的，其中上述的非渐变层为应变层，该应变层包括至少一个半导体材料的处于松弛状态并具有第三面内晶格常数的应变平滑层，其中该第三面内晶格常数介于第一晶格常数与第二晶格常数之间。

公开(公告)号：CN102097298B

公开(公告)日：2013-11-06

申请号：CN201010546693.6

申请日：2010-11-11

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： N·达瓦尔 ,  C·奥尔奈特

IPC: H01L21/02 ,  H01L21/762 ,  H01L21/20

CPC classification number: H01L21/76254 ,  H01L21/30604 ,  H01L21/76256

Abstract: 本发明涉及一种薄SOI器件的制造方法，包括：通过下列步骤形成结构：a)在施主衬底上形成第一蚀刻停止层；b)在该第一蚀刻停止层上形成第二蚀刻停止层，其中该第二蚀刻停止层的材料不同于该第一蚀刻停止层的材料；c)在该第二蚀刻停止层上形成薄硅膜；以及将该结构键合到目标衬底；以及通过在该第一蚀刻停止层开始的分裂而分离该施主衬底。

公开(公告)号：CN100585801C

公开(公告)日：2010-01-27

申请号：CN200710196164.6

申请日：2007-11-29

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： C·奥尔奈特 ,  C·菲盖 ,  N·达瓦尔

IPC: H01L21/00 ,  H01L21/20 ,  H01L21/336 ,  H01L21/762 ,  H01L21/84

CPC classification number: H01L21/76254 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/02532 ,  H01L21/0262

Abstract: 本发明涉及一种半导体异质结构的制造方法，包括制造施主晶片、制造支撑晶片以及键合施主晶片与支撑晶片。制造施主晶片包括提供具有第一面内晶格常数的第一衬底、在第一衬底上提供顶部具有第二面内晶格常数且处于松弛状态的空间渐变的缓冲层、在渐变缓冲层上形成具有第三面内晶格常数的处于松弛状态的半导体材料的非渐变缓冲层以及在非渐变层上形成半导体材料的顶层。制造支撑晶片包括提供第二衬底、在第二衬底上形成绝缘层。上述非渐变缓冲层为应变平滑层，该层的第三面内晶格常数介于第一晶格常数与第二晶格常数之间，上述支撑晶片的绝缘层直接与上述施主晶片顶层的自由表面键合或者支撑晶片的绝缘层与施主晶片顶层表面上的表面层键合。

公开(公告)号：CN101207016A

公开(公告)日：2008-06-25

申请号：CN200710199698.4

申请日：2007-12-17

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： C·奥尔奈特 ,  C·菲盖

IPC: H01L21/00 ,  H01L21/762 ,  H01L21/20

CPC classification number: H01L29/155 ,  H01L21/0237 ,  H01L21/02439 ,  H01L21/0245 ,  H01L21/02507 ,  H01L21/0251 ,  H01L21/02532 ,  H01L29/165

Abstract: 本发明涉及一种半导体异质结构，其包括具有第一面内晶格常数的支撑衬底、在衬底上形成的顶部具有第二面内晶格常数且处于松弛状态的缓冲结构以及在缓冲结构上形成的非渐变层的多层堆叠。本发明的目的在于提供一种上述类型的具有较小表面粗糙度的半导体异质结构。一种上述类型的异质结构实现了这一目的，其中上述的非渐变层为应变层，该应变层包括至少一个半导体材料的处于松弛状态并具有第三面内晶格常数的应变平滑层，其中该第三面内晶格常数介于第一晶格常数与第二晶格常数之间。

公开(公告)号：CN101192512A

公开(公告)日：2008-06-04

申请号：CN200710196164.6

申请日：2007-11-29

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： C·奥尔奈特 ,  C·菲盖 ,  N·达瓦尔

IPC: H01L21/00 ,  H01L21/20 ,  H01L21/336 ,  H01L21/762 ,  H01L21/84

CPC classification number: H01L21/76254 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/02532 ,  H01L21/0262

Abstract: 本发明涉及一种半导体异质结构的制造方法，包括制造施主晶片、制造支撑晶片以及键合施主晶片与支撑晶片。制造施主晶片包括提供具有第一面内晶格常数的第一衬底、在第一衬底上提供顶部具有第二面内晶格常数且处于松弛状态的空间渐变的缓冲层、在渐变缓冲层上形成具有第三面内晶格常数的处于松弛状态的半导体材料的非渐变缓冲层以及在非渐变层上形成半导体材料的顶层。制造支撑晶片包括提供第二衬底、在第二衬底上形成绝缘层。上述非渐变缓冲层为应变平滑层，该层的第三面内晶格常数介于第一晶格常数与第二晶格常数之间，上述支撑晶片的绝缘层直接与上述施主晶片顶层的自由表面键合或者支撑晶片的绝缘层与施主晶片顶层表面上的表面层键合。