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公开(公告)号：FR3096827A1
公开(公告)日：2020-12-04
申请号：FR1905665
申请日：2019-05-28
Inventor： BOIVIN PHILIPPE , BENOIT DANIEL , BERTHELON REMY
IPC: G11C13/02
Abstract: Mémoire à changement de phase La présente description concerne un procédé de fabrication d'une mémoire à changement de phase comprenant la formation d'une première couche isolante (50) dans des cavités (42) situées à l'aplomb de bandes de matériau à changement de phase (28), et la gravure anisotrope des parties de la première couche isolante (50) situées au fond des cavités (42) ; et un dispositif mémoire à changement de phase comprenant une première couche isolante (50) contre des parois latérales de cavités (42) situées à l'aplomb de bandes de matériau à changement de phase (28). Figure pour l'abrégé : Fig. 3
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公开(公告)号：FR3056372B1
公开(公告)日：2018-10-12
申请号：FR1658733
申请日：2016-09-19
Inventor： ANDRIEU FRANCOIS , BERTHELON REMY
IPC: H05K1/16 , H01L21/336 , H01L29/78
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公开(公告)号：FR3056371B1
公开(公告)日：2018-10-12
申请号：FR1658731
申请日：2016-09-19
Inventor： ANDRIEU FRANCOIS , BERTHELON REMY
IPC: H05K1/16 , H01L21/336 , H01L29/78
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公开(公告)号：FR3079966B1
公开(公告)日：2022-01-14
申请号：FR1853115
申请日：2018-04-10
Inventor： ANDRIEU FRANCOIS , BERTHELON REMY , GIRAUD BASTIEN
IPC: H01L27/11 , G11C11/00 , H01L21/8229
Abstract: La demande concerne un circuit intégré à mémoire SRAM et doté de plusieurs niveaux superposés de transistors, le circuit intégré comprenant des cellules SRAM dotées d'un premier transistor et d'un deuxième transistor appartenant à un niveau supérieur de transistors et ayant chacun une double-grille composée d'une électrode supérieure et d'une électrode inférieure agencée de part et d'autre d'une couche semi-conductrice (110), une électrode de grille inférieure du premier transistor étant reliée à une électrode de grille inférieure du deuxième transistor.
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公开(公告)号：FR3069375A1
公开(公告)日：2019-01-25
申请号：FR1761404
申请日：2017-11-30
Inventor： ANDRIEU FRANCOIS , BERTHELON REMY
IPC: H01L29/772
Abstract: L'invention a pour objet un circuit intégré comprenant : - au moins un transistor nMOS et au moins un transistor pMOS ; - au moins un plan arrière semi-conducteur pouvant être dopé ou métallique enterré et commun audit transistor nMOS et audit transistor pMOS, lesdits transistors comprenant une couche de matériau semi-conducteur disposée au-dessus d'une couche d'isolant enterré ; - au moins un isolant de grille et une grille commune audit transistor nMOS et audit transistor pMOS ; - au moins un contact partagé contactant électriquement ladite grille commune et ledit plan arrière commun, ledit contact partagé traversant la couche d'isolant enterré ou une isolation définie entre ledit transistor nMOS et ledit transistor pMOS.
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Patent Agency Ranking
公开(公告)号：FR3066318B1
公开(公告)日：2019-07-12
申请号：FR1754199
申请日：2017-05-12
Inventor： BERTHELON REMY , ANDRIEU FRANCOIS
IPC: H01L21/8234 , H01L29/78
Abstract: L'invention concerne une puce électronique comprenant une couche isolante sur un substrat ; des tranchées longitudinales (250L) entre et de part et d'autre de première (54N) et deuxième (54P) bandes côte à côte ; des tranchées transversales (250W) d'un bord à l'autre de la première bande, s'étendant à travers la couche isolante et dans le substrat, la couche isolante de la première bande étant recouverte, entre les tranchées transversales et longitudinales, de dalles semiconductrices (260) contraintes en tension, et la couche isolante de la deuxième bande étant recouverte, en regard des dalles et entre les tranchées longitudinales, de portions semiconductrices d'un ruban (252) contraintes en compression longitudinale et/ou en tension transversale ; et des transistors MOS à canal N étant situés, dans la première bande, dans et sur les dalles et des transistors MOS à canal P étant situés, dans la deuxième bande, dans et sur lesdites portions de ruban.
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公开(公告)号：FR3056372A1
公开(公告)日：2018-03-23
申请号：FR1658733
申请日：2016-09-19
Inventor： ANDRIEU FRANCOIS , BERTHELON REMY
IPC: H01L21/336 , H05K1/16 , H01L29/78
Abstract: L'invention concerne un circuit intégré (1), comprenant : -un premier couple (101) incluant un premier transistor nMOS (Ln) et un premier transistor pMOS (Lp) ; -un deuxième couple (203) incluant un deuxième transistor nMOS (SLn) et un deuxième transistor pMOS (SLp) ; les premier et deuxième transistors nMOS comportant une zone de canal en Silicium contraint en tension, et leur grille étant positionnée à au moins 250nm de la bordure de leur zone active; -un troisième couple (301) incluant un troisième transistor nMOS présentant la même construction que le deuxième transistor nMOS et un troisième transistor pMOS présentant la même construction que le premier transistor pMOS et présentant une contrainte en tension inférieure d'au moins 250 MPa, la grille des transistors du troisième couple étant positionnée à au plus 200 nm de la bordure (111, 121).
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公开(公告)号：FR3056371A1
公开(公告)日：2018-03-23
申请号：FR1658731
申请日：2016-09-19
Inventor： ANDRIEU FRANCOIS , BERTHELON REMY
IPC: H05K1/16 , H01L21/336 , H01L29/78
Abstract: L'invention concerne un circuit intégré (1), comprenant : -un premier couple (102) incluant un premier transistor nMOS (Ln) et un premier transistor pMOS (Lp) ; -un deuxième couple (203) incluant un deuxième transistor nMOS (SLn) et un deuxième transistor pMOS (SLp) ; les premier et deuxième transistors pMOS comportant un canal contraint en compression en alliage de SiGe, et leur grille étant positionnée à au moins 250nm de la bordure de leur zone active; -un troisième couple (301) incluant un troisième transistor nMOS présentant la même construction que le premier transistor nMOS et un troisième transistor pMOS présentant la même construction que le deuxième transistor pMOS et présentant une contrainte de compression inférieure d'au moins 250 MPa, la grille des transistors du troisième couple étant positionnée à au plus 200 nm de la bordure (111, 121).
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公开(公告)号：FR3069375B1
公开(公告)日：2020-05-22
申请号：FR1761404
申请日：2017-11-30
Inventor： ANDRIEU FRANCOIS , BERTHELON REMY
IPC: H01L29/772
Abstract: L'invention a pour objet un circuit intégré comprenant : - au moins un transistor nMOS et au moins un transistor pMOS ; - au moins un plan arrière semi-conducteur pouvant être dopé ou métallique enterré et commun audit transistor nMOS et audit transistor pMOS, lesdits transistors comprenant une couche de matériau semi-conducteur disposée au-dessus d'une couche d'isolant enterré ; - au moins un isolant de grille et une grille commune audit transistor nMOS et audit transistor pMOS ; - au moins un contact partagé contactant électriquement ladite grille commune et ledit plan arrière commun, ledit contact partagé traversant la couche d'isolant enterré ou une isolation définie entre ledit transistor nMOS et ledit transistor pMOS.
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公开(公告)号：FR3066318A1
公开(公告)日：2018-11-16
申请号：FR1754199
申请日：2017-05-12
Inventor： BERTHELON REMY , ANDRIEU FRANCOIS
IPC: H01L21/8234 , H01L29/78
Abstract: L'invention concerne une puce électronique comprenant une couche isolante sur un substrat ; des tranchées longitudinales (250L) entre et de part et d'autre de première (54N) et deuxième (54P) bandes côte à côte ; des tranchées transversales (250W) d'un bord à l'autre de la première bande, s'étendant à travers la couche isolante et dans le substrat, la couche isolante de la première bande étant recouverte, entre les tranchées transversales et longitudinales, de dalles semiconductrices (260) contraintes en tension, et la couche isolante de la deuxième bande étant recouverte, en regard des dalles et entre les tranchées longitudinales, de portions semiconductrices d'un ruban (252) contraintes en compression longitudinale et/ou en tension transversale ; et des transistors MOS à canal N étant situés, dans la première bande, dans et sur les dalles et des transistors MOS à canal P étant situés, dans la deuxième bande, dans et sur lesdites portions de ruban.
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