公开(公告)号：FR3101980B1

公开(公告)日：2021-12-10

申请号：FR1911348

申请日：2019-10-11

Applicant: ST MICROELECTRONICS GRENOBLE 2 ,  ST MICROELECTRONICS ROUSSET

Inventor： PEYRARD RENE ,  ROMAIN FABRICE ,  DERIEN JEAN-MICHEL ,  EICHWALD CHRISTOPHE

IPC: G06F21/72 ,  G06F9/30 ,  G06F15/00 ,  G06F21/64 ,  H04L9/00

Abstract: Processeur La présente description concerne un procédé de traitement de données masquées (Data_M, Data_S) par un processeur (100) comprenant une unité (104) arithmétique et logique, dans lequel lesdites données masquées (Data_M, Data_S) restent masquées pendant leur traitement dans ladite unité arithmétique et logique. Figure pour l'abrégé : Fig. 1

公开(公告)号：FR3101980A1

公开(公告)日：2021-04-16

申请号：FR1911348

申请日：2019-10-11

Applicant: ST MICROELECTRONICS GRENOBLE 2 ,  ST MICROELECTRONICS ROUSSET

Inventor： PEYRARD RENE ,  ROMAIN FABRICE ,  DERIEN JEAN-MICHEL ,  EICHWALD CHRISTOPHE

IPC: G06F21/72 ,  G06F9/30 ,  G06F15/00 ,  G06F21/64 ,  H04L9/00

Abstract: Processeur La présente description concerne un procédé de traitement de données masquées (Data_M, Data_S) par un processeur (100) comprenant une unité (104) arithmétique et logique, dans lequel lesdites données masquées (Data_M, Data_S) restent masquées pendant leur traitement dans ladite unité arithmétique et logique. Figure pour l'abrégé : Fig. 1