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公开(公告)号：FR3101981A1
公开(公告)日：2021-04-16
申请号：FR1911349
申请日：2019-10-11
Inventor： PEYRARD RENE , ROMAIN FABRICE
Abstract: Extraction et insertion de mots binaires La présente description concerne un procédé de traitement de données binaires masquées, mis en oeuvre par un dispositif adapté à effectuer des calculs sur des données binaires (10), comprenant une opération d'extraction et d'insertion d'une première partie (B1_M) d'une première donnée binaire masquée (B_M) dans une deuxième donnée binaire masquée (Z_M), dans laquelle les première et deuxième données binaires masquées restent masquées pendant tout le traitement. Figure pour l'abrégé : Fig. 2
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公开(公告)号：FR3101980A1
公开(公告)日：2021-04-16
申请号：FR1911348
申请日：2019-10-11
Inventor： PEYRARD RENE , ROMAIN FABRICE , DERIEN JEAN-MICHEL , EICHWALD CHRISTOPHE
Abstract: Processeur La présente description concerne un procédé de traitement de données masquées (Data_M, Data_S) par un processeur (100) comprenant une unité (104) arithmétique et logique, dans lequel lesdites données masquées (Data_M, Data_S) restent masquées pendant leur traitement dans ladite unité arithmétique et logique. Figure pour l'abrégé : Fig. 1
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公开(公告)号：FR3101980B1
公开(公告)日：2021-12-10
申请号：FR1911348
申请日：2019-10-11
Inventor： PEYRARD RENE , ROMAIN FABRICE , DERIEN JEAN-MICHEL , EICHWALD CHRISTOPHE
Abstract: Processeur La présente description concerne un procédé de traitement de données masquées (Data_M, Data_S) par un processeur (100) comprenant une unité (104) arithmétique et logique, dans lequel lesdites données masquées (Data_M, Data_S) restent masquées pendant leur traitement dans ladite unité arithmétique et logique. Figure pour l'abrégé : Fig. 1
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Patent Agency Ranking
公开(公告)号：FR3101981B1
公开(公告)日：2021-11-12
申请号：FR1911349
申请日：2019-10-11
Inventor： PEYRARD RENE , ROMAIN FABRICE
Abstract: Extraction et insertion de mots binaires La présente description concerne un procédé de traitement de données binaires masquées, mis en oeuvre par un dispositif adapté à effectuer des calculs sur des données binaires (10), comprenant une opération d'extraction et d'insertion d'une première partie (B1_M) d'une première donnée binaire masquée (B_M) dans une deuxième donnée binaire masquée (Z_M), dans laquelle les première et deuxième données binaires masquées restent masquées pendant tout le traitement. Figure pour l'abrégé : Fig. 2
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公开(公告)号：FR3101983B1
公开(公告)日：2021-11-12
申请号：FR1911347
申请日：2019-10-11
Inventor： PEYRARD RENE , ROMAIN FABRICE
Abstract: Détermination d'un bit indicateur La présente description concerne un procédé de détermination d'un bit indicateur de retenue (Flag_C) d'une première donnée binaire (D) comportant une étape de traitement de ladite donnée binaire (D) masquée (D_M) par une opération de masquage, et ne comportant aucune étape de traitement de ladite première donnée (D). Figure pour l'abrégé : Fig. 3
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公开(公告)号：FR3101983A1
公开(公告)日：2021-04-16
申请号：FR1911347
申请日：2019-10-11
Inventor： PEYRARD RENE , ROMAIN FABRICE
Abstract: Détermination d'un bit indicateur La présente description concerne un procédé de détermination d'un bit indicateur de retenue (Flag_C) d'une première donnée binaire (D) comportant une étape de traitement de ladite donnée binaire (D) masquée (D_M) par une opération de masquage, et ne comportant aucune étape de traitement de ladite première donnée (D). Figure pour l'abrégé : Fig. 3
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公开(公告)号：FR3101982A1
公开(公告)日：2021-04-16
申请号：FR1911345
申请日：2019-10-11
Inventor： PEYRARD RENE , ROMAIN FABRICE
Abstract: Détermination d'un bit indicateur La présente description concerne un procédé de détermination d'un bit indicateur de signe (Flag_N) d'une donnée binaire (B ; G) comportant une étape de traitement de ladite donnée binaire (B) masquée (B_M) avec un opération de masquage, et ne comportant aucune étape de traitement de ladite donnée binaire (B). Figure pour l'abrégé : Fig. 2
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公开(公告)号：GB2500915A
公开(公告)日：2013-10-09
申请号：GB201206100
申请日：2012-04-05
Applicant: ST MICROELECTRONICS GRENOBLE 2 , ST MICROELECTRONICS SRL
Inventor： URZI IGANZIO ANTONINO , PEYRARD RENE , MANGANO DANIELE
IPC: G06F1/02 , G01R31/317 , H04L47/20 , H04L47/22 , H04L47/2416
Abstract: The served bandwidth of an interconnect, such as a network on chip, is measured using a bandwidth counter 60 and compared to one or more target bandwidths 40, 42, 44 in a subtractor accumulator 58. The bandwidth measurement is reset in response to an event such as a new frame 56 or change from odd line to even line served by a video timing generator of a video display unit 20. In video signals, three target bandwidths are set for each of the vertical blanking interval (VBI) period, the odd line and the even line. The signal is regulated to the target bandwidths, making use of the VBI period (see figures 4a and 4b). The difference of the served bandwidth from the target bandwidth may be used as dynamic feedback to quality of service management. The invention may also be applied in graphics processing or other multimedia applications.
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