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公开(公告)号：FR3101980B1
公开(公告)日：2021-12-10
申请号：FR1911348
申请日：2019-10-11
Inventor： PEYRARD RENE , ROMAIN FABRICE , DERIEN JEAN-MICHEL , EICHWALD CHRISTOPHE
Abstract: Processeur La présente description concerne un procédé de traitement de données masquées (Data_M, Data_S) par un processeur (100) comprenant une unité (104) arithmétique et logique, dans lequel lesdites données masquées (Data_M, Data_S) restent masquées pendant leur traitement dans ladite unité arithmétique et logique. Figure pour l'abrégé : Fig. 1
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公开(公告)号：FR3101981B1
公开(公告)日：2021-11-12
申请号：FR1911349
申请日：2019-10-11
Inventor： PEYRARD RENE , ROMAIN FABRICE
Abstract: Extraction et insertion de mots binaires La présente description concerne un procédé de traitement de données binaires masquées, mis en oeuvre par un dispositif adapté à effectuer des calculs sur des données binaires (10), comprenant une opération d'extraction et d'insertion d'une première partie (B1_M) d'une première donnée binaire masquée (B_M) dans une deuxième donnée binaire masquée (Z_M), dans laquelle les première et deuxième données binaires masquées restent masquées pendant tout le traitement. Figure pour l'abrégé : Fig. 2
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公开(公告)号：FR3101981A1
公开(公告)日：2021-04-16
申请号：FR1911349
申请日：2019-10-11
Inventor： PEYRARD RENE , ROMAIN FABRICE
Abstract: Extraction et insertion de mots binaires La présente description concerne un procédé de traitement de données binaires masquées, mis en oeuvre par un dispositif adapté à effectuer des calculs sur des données binaires (10), comprenant une opération d'extraction et d'insertion d'une première partie (B1_M) d'une première donnée binaire masquée (B_M) dans une deuxième donnée binaire masquée (Z_M), dans laquelle les première et deuxième données binaires masquées restent masquées pendant tout le traitement. Figure pour l'abrégé : Fig. 2
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公开(公告)号：FR3101980A1
公开(公告)日：2021-04-16
申请号：FR1911348
申请日：2019-10-11
Inventor： PEYRARD RENE , ROMAIN FABRICE , DERIEN JEAN-MICHEL , EICHWALD CHRISTOPHE
Abstract: Processeur La présente description concerne un procédé de traitement de données masquées (Data_M, Data_S) par un processeur (100) comprenant une unité (104) arithmétique et logique, dans lequel lesdites données masquées (Data_M, Data_S) restent masquées pendant leur traitement dans ladite unité arithmétique et logique. Figure pour l'abrégé : Fig. 1
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公开(公告)号：FR3101983B1
公开(公告)日：2021-11-12
申请号：FR1911347
申请日：2019-10-11
Inventor： PEYRARD RENE , ROMAIN FABRICE
Abstract: Détermination d'un bit indicateur La présente description concerne un procédé de détermination d'un bit indicateur de retenue (Flag_C) d'une première donnée binaire (D) comportant une étape de traitement de ladite donnée binaire (D) masquée (D_M) par une opération de masquage, et ne comportant aucune étape de traitement de ladite première donnée (D). Figure pour l'abrégé : Fig. 3
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Patent Agency Ranking
公开(公告)号：FR3101983A1
公开(公告)日：2021-04-16
申请号：FR1911347
申请日：2019-10-11
Inventor： PEYRARD RENE , ROMAIN FABRICE
Abstract: Détermination d'un bit indicateur La présente description concerne un procédé de détermination d'un bit indicateur de retenue (Flag_C) d'une première donnée binaire (D) comportant une étape de traitement de ladite donnée binaire (D) masquée (D_M) par une opération de masquage, et ne comportant aucune étape de traitement de ladite première donnée (D). Figure pour l'abrégé : Fig. 3
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公开(公告)号：FR3101982A1
公开(公告)日：2021-04-16
申请号：FR1911345
申请日：2019-10-11
Inventor： PEYRARD RENE , ROMAIN FABRICE
Abstract: Détermination d'un bit indicateur La présente description concerne un procédé de détermination d'un bit indicateur de signe (Flag_N) d'une donnée binaire (B ; G) comportant une étape de traitement de ladite donnée binaire (B) masquée (B_M) avec un opération de masquage, et ne comportant aucune étape de traitement de ladite donnée binaire (B). Figure pour l'abrégé : Fig. 2
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公开(公告)号：FR3113796A1
公开(公告)日：2022-03-04
申请号：FR2008826
申请日：2020-08-31
Applicant: ST MICROELECTRONICS GRENOBLE 2
Inventor： COTTIN DENIS , ROMAIN FABRICE
Abstract: Dispositif et procédé de décalage de niveau La présente description concerne un procédé de fourniture d'un niveau de potentiel de sortie parmi deux premiers niveaux en fonction d'un niveau d'entrée parmi deux deuxièmes niveaux, comprenant : la fourniture du niveau de sortie par un premier nœud (210) connectant entre eux des premier (201) et deuxième (202) transistors électriquement en série entre deux deuxièmes nœuds (VGH, VGL) d'application des premiers niveaux ; la fourniture, par un premier générateur de tension (230) alimenté par l'un des deuxièmes nœuds (VGH), d'une première tension continue (V1) définissant une limite haute de tension de commande du premier transistor ; et la fourniture, par un deuxième générateur (240) de tension commandé par une valeur représentative de la première tension et alimenté entre les deuxièmes nœuds, d'une deuxième tension continue (V2) définissant une limite haute de tension de commande du deuxième transistor. Figure pour l'abrégé : Fig. 2
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公开(公告)号：FR3123743A1
公开(公告)日：2022-12-09
申请号：FR2105795
申请日：2021-06-02
Applicant: ST MICROELECTRONICS ALPS SAS , ST MICROELECTRONICS ROUSSET
Inventor： ROMAIN FABRICE , JOURNET FABIEN
Abstract: Après une première phase de multiplication au sein d’un circuit électronique de multiplication (CRT), d’un premier opérande (Ai) par un deuxième opérande (Bi) conduisant à une délivrance successive de mots de résultats de poids faibles de cette première multiplication, on procède au sein dudit circuit (CRT), au cours d’une deuxième phase, à une deuxième multiplication, dite fausse multiplication, du premier opérande par un opérande supplémentaire (OPSi) générant une consommation de courant sensiblement équivalente à celle de la première phase et permettant la délivrance des mots de résultats de poids forts de la multiplication effectuée dans la première phase. Les opérandes supplémentaires ne sont pas tous identiques. Figure pour l’abrégé : Fig 1
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公开(公告)号：FR3100346A1
公开(公告)日：2021-03-05
申请号：FR1909725
申请日：2019-09-04
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： ROMAIN FABRICE , LISART MATHIEU
IPC: G06F11/16
Abstract: Détection d'erreurs La présente description concerne un procédé de détection d'une erreur d'écriture d'une donnée (Data5) en mémoire dans lequel : - au moins deux parties (Code5A, Code5B) de même taille d'un mot binaire (Code5) représentatif de ladite donnée (Data5) sont stockées à la même adresse (AddL5) dans au moins deux circuits mémoire (51, 52) identiques ; et - des signaux internes de commande des deux circuits mémoire (51, 52) sont comparés. Figure pour l'abrégé : Fig. 10
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