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    CMOS IMAGING DEVICE COMPRISING A MICROLENS ARRAY EXHIBITING A HIGH FILLING RATE
    1.
    发明申请
    CMOS IMAGING DEVICE COMPRISING A MICROLENS ARRAY EXHIBITING A HIGH FILLING RATE 审中-公开
    包含微阵列的CMOS成像装置展现高填充率

    公开(公告)号：WO2007063202A3

    公开(公告)日：2007-10-04

    申请号：PCT/FR2006002581

    申请日：2006-11-24

    Applicant: ST MICROELECTRONICS ROUSSET ,  UNIV AIX MARSEILL III PAUL CEZANNE ,  DUNNE BREDAN ,  FOSSATI CAROLINE ,  GAGLIANO OLIVIER

    Inventor： DUNNE BREDAN ,  FOSSATI CAROLINE ,  GAGLIANO OLIVIER

    IPC: G02B3/00 ,  H01L27/146

    CPC classification number: G02B3/0018 ,  G02B3/0056 ,  H01L27/14627 ,  H01L27/14643 ,  H01L27/14685

    Abstract: The invention relates to a CMOS imaging device comprising an array of photosites and a microlens array which comprises first type microlenses (L1) and second type microlenses (L2), wherein said first type microlenses (L1) are embodied according to a first circular template (G1) provided with a first radius (R1), the second type microlenses (L2) are embodied according to a second circular template (G2) provided with a second radius (R2), which is smaller that the first radius (R1), and the first (G1) and second (G2) templates are provided with overlapping areas. Said invention makes it possible to produce an imaging device provided with a high filling rate.

    Abstract translation: 本发明涉及一种CMOS成像装置，它包括一组光电子阵列和一个包括第一类型的微透镜（L1）和第二型微透镜（L2）的微透镜阵列，其中所述第一型微透镜（L1）根据第一圆形模板（ 具有第一半径（R1）的第一半径（R1），第二类型的微透镜（L2）根据设置有第二半径（R2）的第二圆形模板（G2）实现，第二半径（R2）小于第一半径（R1） 第一（G1）和第二（G2）模板设置有重叠区域。 所述发明使得可以生产具有高填充率的成像装置。

    DISPOSITIF DE PROTECTION D'UNE PUCE DE CIRCUIT INTEGRE CONTRE DES ATTAQUES
    2.
    发明专利
    DISPOSITIF DE PROTECTION D'UNE PUCE DE CIRCUIT INTEGRE CONTRE DES ATTAQUES 未知

    公开(公告)号：FR2976722A1

    公开(公告)日：2012-12-21

    申请号：FR1155343

    申请日：2011-06-17

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LISART MATHIEU ,  SARAFIANOS ALEXANDRE ,  GAGLIANO OLIVIER ,  MANTELLI MARC

    IPC: H01L23/58 ,  G06F21/02 ,  G06K19/073

    Abstract: L'invention concerne une puce de circuit intégré comprenant : une pluralité de caissons (5, 7) parallèles de types de conductivité alternés formés dans la partie supérieure d'un substrat semiconducteur (3) d'un premier type de conductivité (P) ; dans chaque caisson (7) du premier type (P), une pluralité de transistors MOS (13) à canal du second type de conductivité (N), et dans chaque caisson (5) du second type (N), une pluralité de transistors MOS (9) à canal du premier type (P), des transistors de caissons voisins étant reliés en inverseurs (19) ; et un dispositif de protection contre des attaques, comprenant : une couche (23) du second type (N) s'étendant sous ladite pluralité de caissons (5, 7), depuis la face inférieure desdits caissons ; et des régions d'isolation latérale (25) entre les caissons, lesdites régions (25) s'étendant depuis la face supérieure des caissons jusqu'à ladite couche (23).

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