公开(公告)号：FR2977690A1

公开(公告)日：2013-01-11

申请号：FR1156018

申请日：2011-07-04

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LACAN JEROME ,  LENDRE SANDRINE

IPC: G06F9/445

Abstract: L'invention concerne un procédé d'initialisation de registres d'organes périphériques d'un microcontrôleur, comprenant des étapes consistant à : accéder à des données d'initialisation dans une mémoire non volatile (NVM) reliée par un bus principal (ADB) à une unité de traitement (PU) du microcontrôleur (MC) et aux organes périphériques (PH1-PHn), activer un organe périphérique comportant des registres à initialiser, et transférer les données lues dans les registres de l'organe périphérique activé, les accès aux données d'initialisation dans la mémoire étant effectués par un circuit d'initialisation (AINT) distinct de l'unité de traitement (PU), les données d'initialisation accédées étant transmises aux organes périphériques par un bus d'initialisation (ITP) distinct du bus principal.

公开(公告)号：FR2977690B1

公开(公告)日：2013-08-02

申请号：FR1156018

申请日：2011-07-04

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LACAN JEROME ,  LENDRE SANDRINE

IPC: G06F9/445

Abstract: L'invention concerne un procédé d'initialisation de registres d'organes périphériques d'un microcontrôleur, comprenant des étapes consistant à : accéder à des données d'initialisation dans une mémoire non volatile (NVM) reliée par un bus principal (ADB) à une unité de traitement (PU) du microcontrôleur (MC) et aux organes périphériques (PH1-PHn), activer un organe périphérique comportant des registres à initialiser, et transférer les données lues dans les registres de l'organe périphérique activé, les accès aux données d'initialisation dans la mémoire étant effectués par un circuit d'initialisation (AINT) distinct de l'unité de traitement (PU), les données d'initialisation accédées étant transmises aux organes périphériques par un bus d'initialisation (ITP) distinct du bus principal.

公开(公告)号：FR3117226A1

公开(公告)日：2022-06-10

申请号：FR2012630

申请日：2020-12-03

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LENDRE SANDRINE ,  CASSAGNES HERVÉ

IPC: G06F1/32 ,  G06F1/26 ,  G06F115/02

Abstract: Il est proposé en particulier de prévoir pour le système sur puce, un troisième mode de fonctionnement (MDF3) différent d’un mode de fonctionnement actif (MDF1) et d’un mode de fonctionnement (MDF2) basse consommation pour la globalité du système sur puce, ce troisième mode de fonctionnement étant un mode actif local pour au moins une zone particulière du système sur puce permettant aux autres zones du système sur puce de rester dans leur mode basse consommation. La zone particulière qui va être localement « réveillée » comporte un circuit d’accès direct en mémoire qui va pouvoir en particulier reconfigurer un ou plusieurs périphériques de cette zone réveillée. Figure pour l’abrégé : Fig 4

公开(公告)号：FR3084178A1

公开(公告)日：2020-01-24

申请号：FR1871349

申请日：2018-11-02

Applicant: ST MICROELECTRONICS GRENOBLE 2 ,  ST MICROELECTRONICS ROUSSET

Inventor： CLOUTE FRANCOIS ,  LENDRE SANDRINE

IPC: G06F13/28

Abstract: La présente description concerne une mémoire contenant au moins une liste chainée d'enregistrements, chaque enregistrement étant représentatif de paramètres (ctrl-in, ctrl-in-req, ctrl-in-trig, ctrl-in-trig-mode, ctrl-in-trig-pol, ctrl-out, ctrl-out-mode, ctrl-out-pol) d'un transfert de données par un circuit de contrôle d'accès direct en mémoire, les paramètres comprenant une condition de début de transfert (ctrl-in, ctrl-out, ctrl-in-req, ctrl-in-trig, ctrl-in-trig-mode, ctrl-in -trig-pol) et un événement de fin de transfert (ctrl-out, ctrl-out-mode, ctrl-out-pol).

公开(公告)号：FR3117226B1

公开(公告)日：2022-10-21

申请号：FR2012630

申请日：2020-12-03

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LENDRE SANDRINE ,  CASSAGNES HERVÉ

IPC: G06F1/32 ,  G06F1/26 ,  G06F115/02

Abstract: Il est proposé en particulier de prévoir pour le système sur puce, un troisième mode de fonctionnement (MDF3) différent d’un mode de fonctionnement actif (MDF1) et d’un mode de fonctionnement (MDF2) basse consommation pour la globalité du système sur puce, ce troisième mode de fonctionnement étant un mode actif local pour au moins une zone particulière du système sur puce permettant aux autres zones du système sur puce de rester dans leur mode basse consommation. La zone particulière qui va être localement « réveillée » comporte un circuit d’accès direct en mémoire qui va pouvoir en particulier reconfigurer un ou plusieurs périphériques de cette zone réveillée. Figure pour l’abrégé : Fig 4

公开(公告)号：FR3061565B1

公开(公告)日：2019-04-26

申请号：FR1750058

申请日：2017-01-04

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： DAVIDESCU DRAGOS ,  LENDRE SANDRINE ,  FERRAND OLIVIER

IPC: G06F1/32 ,  G06F15/167

Abstract: L'invention concerne un système comprenant : des premier (CPUO) et second (CPU1) processeurs, le second étant capable de traiter uniquement un sous-ensemble du jeu d'instructions traitable par le premier ; un circuit de gestion de puissance (2) adapté à sélectionner l'un ou l'autre des premier et second processeurs (CPUO, CPU1) et à le rendre actif ou le mettre en veille ; un premier périphérique (4) adapté à générer un signal d'interruption ; un commutateur (8) adapté à diriger le signal d'interruption soit vers le premier processeur, soit vers le second processeur, selon celui qui est sélectionné ; et une première mémoire (12) adaptée à stocker une routine d'interruption associée au signal d'interruption, le processeur actif étant adapté à exécuter cette routine d'interruption en réponse au signal d'interruption.

公开(公告)号：FR3061565A1

公开(公告)日：2018-07-06

申请号：FR1750058

申请日：2017-01-04

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： DAVIDESCU DRAGOS ,  LENDRE SANDRINE ,  FERRAND OLIVIER

IPC: G06F1/32 ,  G06F15/167

Abstract: L'invention concerne un système comprenant : des premier (CPUO) et second (CPU1) processeurs, le second étant capable de traiter uniquement un sous-ensemble du jeu d'instructions traitable par le premier ; un circuit de gestion de puissance (2) adapté à sélectionner l'un ou l'autre des premier et second processeurs (CPUO, CPU1) et à le rendre actif ou le mettre en veille ; un premier périphérique (4) adapté à générer un signal d'interruption ; un commutateur (8) adapté à diriger le signal d'interruption soit vers le premier processeur, soit vers le second processeur, selon celui qui est sélectionné ; et une première mémoire (12) adaptée à stocker une routine d'interruption associée au signal d'interruption, le processeur actif étant adapté à exécuter cette routine d'interruption en réponse au signal d'interruption.