公开(公告)号：FR3093830A1

公开(公告)日：2020-09-18

申请号：FR1902455

申请日：2019-03-11

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SA

Inventor： FERRAND OLIVIER ,  OLSON DANIEL ,  BEN SAID ANIS ,  ARDICHVILI EMMANUEL

IPC: G06F13/366 ,  G06F13/42 ,  G06F21/85

Abstract: Le procédé de gestion d’accès à un bus (7a, 7b) partagé par des interfaces (5a, 5b), comprend un déclenchement, lorsque l’accès audit bus est accordé à une des interfaces (5a, 5b), d’un comptage ayant une durée minimale de comptage (DM1, DM2), etune libération de l’accès accordé à l’une des interfaces (5a, 5b)) et une création d’un point d’arbitrage (PA) à l’issue de la durée minimale (DM1, DM2) si au moins une demande d’accès audit bus (7a, 7b) émanant d’au moins une autre des interfaces (5a, 5b) est reçue pendant la durée minimale de comptage (DM1, DM2). Référence : figure 2

公开(公告)号：FR3093830B1

公开(公告)日：2021-03-12

申请号：FR1902455

申请日：2019-03-11

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SA

Inventor： FERRAND OLIVIER ,  OLSON DANIEL ,  BEN SAID ANIS ,  ARDICHVILI EMMANUEL

IPC: G06F13/366 ,  G06F13/42 ,  G06F21/85

Abstract: Le procédé de gestion d’accès à un bus (7a, 7b) partagé par des interfaces (5a, 5b), comprend un déclenchement, lorsque l’accès audit bus est accordé à une des interfaces (5a, 5b), d’un comptage ayant une durée minimale de comptage (DM1, DM2), etune libération de l’accès accordé à l’une des interfaces (5a, 5b)) et une création d’un point d’arbitrage (PA) à l’issue de la durée minimale (DM1, DM2) si au moins une demande d’accès audit bus (7a, 7b) émanant d’au moins une autre des interfaces (5a, 5b) est reçue pendant la durée minimale de comptage (DM1, DM2). Référence : figure 2

公开(公告)号：FR3103585A1

公开(公告)日：2021-05-28

申请号：FR1913126

申请日：2019-11-22

Applicant: STMICROELECTRONICS GRAND OUEST SAS ,  ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS ALPS SAS

Inventor： OLSON DANIEL ,  PALLARDY LOIC ,  ANQUET NICOLAS

IPC: G06F15/76 ,  G06F1/04 ,  G06F1/32 ,  G06F1/3215 ,  G06F11/30 ,  G06F15/16 ,  G06F21/70 ,  G06K19/07

Abstract: Système sur puce, comprenant plusieurs équipements maîtres, plusieurs ressources esclaves, un circuit d’interconnexion (INTC) couplé entre les équipements maîtres et les ressources esclaves et capable de router des transactions entre des équipements maîtres et des ressources esclaves. Une première ressource esclave particulière (PH4) coopère avec un élément (EL4) du système sur puce, par exemple un générateur de signal d’horloge, et cet élément EL4 a les mêmes droits d’accès que ceux de la première ressource esclave particulière correspondante. Figure pour l’abrégé : Fig 19