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Patent Agency Ranking
公开(公告)号：FR3044818B1
公开(公告)日：2018-03-30
申请号：FR1561730
申请日：2015-12-02
Applicant: ST MICROELECTRONICS ROUSSET , ST MICROELECTRONICS SRL
Inventor： LA ROSA FRANCESCO , ALIERI GINEUVE
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公开(公告)号：FR3044817B1
公开(公告)日：2017-12-22
申请号：FR1561729
申请日：2015-12-02
Applicant: ST MICROELECTRONICS ROUSSET , ST MICROELECTRONICS SRL
Inventor： LA ROSA FRANCESCO , ALIERI GINEUVE
Abstract: Procédé de gestion du fonctionnement d'une mémoire non volatile équipée d'un système (SYS) de correction d'erreur unique et de détection d'une erreur double, comprenant en cas de détection d'une ligne de bits défectueuse du plan mémoire, une affectation d'une ligne de bit redondante (BLR), et une recopie (43, 45, 48) dans les cellules mémoires de la ligne de bits redondante, des valeurs des bits des cellules mémoire de la ligne de bits défectueuse inversées (46) en cas de détection d'erreurs doubles par ledit système, ou corrigées (44) par ledit système en présence d'erreurs uniques.
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公开(公告)号：FR3050307A1
公开(公告)日：2017-10-20
申请号：FR1653396
申请日：2016-04-18
Applicant: STMICROELECTRONICS (ROUSSET) SAS , ST MICROELECTRONICS SRL
Inventor： LA ROSA FRANCESCO , ALIERI GINEUVE
IPC: G11C7/06 , G11C11/419 , G11C16/26
Abstract: Le circuit amplificateur de lecture comprend un cœur (10) comportant un première et une deuxième entrées (E1, E2) destinées à recevoir dans une phase de mesure un signal différentiel issu d'une première et d'une deuxième lignes de bits du dispositif de mémoire, et un élément mémoire à deux inverseurs couplés de façon croisée (INV1, INV2). Les deux entrées (E1, E2) sont respectivement connectées à deux (S21, S22) des nœuds d'alimentation des inverseurs via deux condensateurs dits de transfert (C5, C6), et des premiers moyens commandables (I1-I4) sont configurés pour rendre temporairement flottant l'élément mémoire (INV1, INV2) pendant une phase initiale précédant la phase de mesure et pendant la phase de mesure.
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公开(公告)号：FR3044818A1
公开(公告)日：2017-06-09
申请号：FR1561730
申请日：2015-12-02
Applicant: STMICROELECTRONICS (ROUSSET) SAS , ST MICROELECTRONICS SRL
Inventor： LA ROSA FRANCESCO , ALIERI GINEUVE
Abstract: La mémoire non volatile est effaçable par page et équipée d'un mécanisme de redondance de lignes. En cas de détection d'une ligne défectueuse du plan mémoire, on effectue un stockage de l'adresse de la ligne dans un registre non volatil (RGVN2) et on affecte une ligne redondante (LGD) ayant une nouvelle adresse. En cas d'une tentative d'écriture de ladite ligne défectueuse (LG), on procède à une écriture de la ligne redondante. Lors d'une écriture de la ligne redondante, on effectue un chargement du nouveau contenu de ladite ligne redondante dans un moyen de mémoire volatil (MMV) et à l'issue d'une opération d'écriture de toute autre ligne du plan mémoire, un rechargement dudit nouveau contenu de ladite ligne redondante dans le moyen de mémoire volatil. Lors d'une commande de lecture de ladite ligne redondante, on effectue une lecture du moyen de mémoire volatil de façon à délivrer ledit nouveau contenu de ladite ligne redondante stocké dans ledit moyen de mémoire volatil.
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公开(公告)号：FR3044817A1
公开(公告)日：2017-06-09
申请号：FR1561729
申请日：2015-12-02
Applicant: STMICROELECTRONICS (ROUSSET) SAS , ST MICROELECTRONICS SRL
Inventor： LA ROSA FRANCESCO , ALIERI GINEUVE
Abstract: Procédé de gestion du fonctionnement d'une mémoire non volatile équipée d'un système (SYS) de correction d'erreur unique et de détection d'une erreur double, comprenant en cas de détection d'une ligne de bits défectueuse du plan mémoire, une affectation d'une ligne de bit redondante (BLR), et une recopie (43, 45, 48) dans les cellules mémoires de la ligne de bits redondante, des valeurs des bits des cellules mémoire de la ligne de bits défectueuse inversées (46) en cas de détection d'erreurs doubles par ledit système, ou corrigées (44) par ledit système en présence d'erreurs uniques.
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