公开(公告)号：FR3113326B1

公开(公告)日：2023-01-06

申请号：FR2008327

申请日：2020-08-06

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

Inventor： CONTE ANTONINO ,  LA ROSA FRANCESCO

IPC: G06N3/04 ,  G06F17/16

Abstract: Le circuit intégré pour le calcul convolutif (CNVL) comprend une matrice (ARR) de points mémoires non volatils (MPTij) comprenant chacun une cellule mémoire résistive à changement de phase (PCMij) couplée à une ligne de bit (BLj), et un transistor bipolaire de sélection (BJTij) couplé en série à la cellule et ayant une borne de base reliée à une ligne de mot (WLi), un circuit convertisseur d’entrée (INCVRT) configuré pour recevoir et convertir des valeurs d’entrée (A1-A4) en signaux de tension (V1-V4) et pour appliquer successivement les signaux de tension (V1-V4) sur des lignes de bit sélectionnées (BL1-BL4) sur des intervalles de temps respectifs (t1-t4), et un circuit convertisseur de sortie (OUTCVRT) configuré pour intégrer sur les intervalles de temps successifs (t1-t4) les courants de lecture (IWL) résultant des signaux de tension (V1-V4) qui polarisent les cellules mémoires résistives à changement de phase respectives (PCMij) et circulant dans des lignes de mots sélectionnées, et pour convertir les courants de lecture intégrés (IWL) en valeurs de sortie (Bi). Figure de l’abrégé : Fig 4

公开(公告)号：FR3109239A1

公开(公告)日：2021-10-15

申请号：FR2003730

申请日：2020-04-14

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

Inventor： LA ROSA FRANCESCO ,  CASTALDO ENRICO ,  GRANDE FRANCESCA ,  PAGANO SANTI NUNZIO ANTONINO ,  NASTASI GIUSEPPE ,  ITALIANO FRANCO

IPC: G11C7/00 ,  G06F12/00

Abstract: Le circuit intégré de mémoire non-volatile (NVM) comprend des cellules mémoires logées dans un caisson semiconducteur (PW1) et comportant chacune un transistor d’état (TEsel, TEnsl) ayant une grille flottante (FG) et une grille de commande (CG), ainsi que des moyens d’effacement configurés, lors d’un cycle d’effacement, pour polariser le caisson semiconducteur (PW1) à une première tension d’effacement (VYP), et, par l’intermédiaire de commutateurs de grille de commande (CGSW), pour polariser des grilles de commande de cellules mémoires sélectionnées (TEsel) à une deuxième tension d’effacement (VNN). Les moyens d’effacement sont configurés pour augmenter le niveau de la première tension d’effacement (VYP) résultant d’une augmentation d’une valeur d’usure (AG) représentative du vieillissement des cellules mémoires, de sorte que le niveau de la première tension d’effacement (VYP) peut être supérieur à un niveau de claquage (HVmax) des commutateurs de grille de commande (CGSW). Figure de l’abrégé : figure 1

公开(公告)号：IT201600121618A1

公开(公告)日：2018-05-30

申请号：IT201600121618

申请日：2016-11-30

Applicant: ST MICROELECTRONICS SRL ,  ST MICROELECTRONICS ROUSSET

Inventor： GRANDE FRANCESCA ,  LA ROSA FRANCESCO ,  LO GIUDICE GIANBATTISTA ,  MATRANGA GIOVANNI

IPC: G11C16/34 ,  G11C16/16

公开(公告)号：FR3044818B1

公开(公告)日：2018-03-30

申请号：FR1561730

申请日：2015-12-02

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

Inventor： LA ROSA FRANCESCO ,  ALIERI GINEUVE

IPC: G11C7/00 ,  G11C29/24

公开(公告)号：ITUA20164741A1

公开(公告)日：2017-12-29

申请号：ITUA20164741

申请日：2016-06-29

Applicant: ST MICROELECTRONICS SRL ,  ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS ROUSSET

Inventor： CONTE ANTONINO ,  CASTALDO ENRICO ,  BIANCHI RAUL ANDRES ,  LA ROSA FRANCESCO

IPC: G04F10/10

公开(公告)号：IT202000006109A1

公开(公告)日：2021-09-23

申请号：IT202000006109

申请日：2020-03-23

Applicant: ST MICROELECTRONICS SRL ,  ST MICROELECTRONICS ROUSSET

Inventor： CONTE ANTONINO ,  TOMAIUOLO FRANCESCO ,  LA ROSA FRANCESCO

IPC: H03K20060101

公开(公告)号：IT1397283B1

公开(公告)日：2013-01-04

申请号：ITTO20090937

申请日：2009-11-30

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

Inventor： PAGANO SANTI NUNZIO ANTONINO ,  LA ROSA FRANCESCO ,  SIGNORELLO ALFREDO

IPC: G11C5/14

公开(公告)号：FR3109239B1

公开(公告)日：2022-04-22

申请号：FR2003730

申请日：2020-04-14

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

Inventor： LA ROSA FRANCESCO ,  CASTALDO ENRICO ,  GRANDE FRANCESCA ,  PAGANO SANTI NUNZIO ANTONINO ,  NASTASI GIUSEPPE ,  ITALIANO FRANCO

IPC: G11C7/00 ,  G06F12/00

Abstract: Le circuit intégré de mémoire non-volatile (NVM) comprend des cellules mémoires logées dans un caisson semiconducteur (PW1) et comportant chacune un transistor d’état (TEsel, TEnsl) ayant une grille flottante (FG) et une grille de commande (CG), ainsi que des moyens d’effacement configurés, lors d’un cycle d’effacement, pour polariser le caisson semiconducteur (PW1) à une première tension d’effacement (VYP), et, par l’intermédiaire de commutateurs de grille de commande (CGSW), pour polariser des grilles de commande de cellules mémoires sélectionnées (TEsel) à une deuxième tension d’effacement (VNN). Les moyens d’effacement sont configurés pour augmenter le niveau de la première tension d’effacement (VYP) résultant d’une augmentation d’une valeur d’usure (AG) représentative du vieillissement des cellules mémoires, de sorte que le niveau de la première tension d’effacement (VYP) peut être supérieur à un niveau de claquage (HVmax) des commutateurs de grille de commande (CGSW). Figure de l’abrégé : figure 1

公开(公告)号：FR3113327A1

公开(公告)日：2022-02-11

申请号：FR2008286

申请日：2020-08-05

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

Inventor： LA ROSA FRANCESCO ,  CONTE ANTONINO

IPC: G06F17/16 ,  G06N3/04

Abstract: Le procédé de calcul convolutif (CNVL) comprend le fait de programmer des transistors à grille flottante (FGT) appartenant à des cellules mémoire non volatile (NVM) pour les mettre à des tensions de seuil multiniveaux (MLTLVL) selon des facteurs de pondération (W11-Wnm) d’un opérateur matriciel convolutif (MTXOP). Le calcul comprend le fait d’exécuter une séquence de multiplication et accumulation (MACi) pendant une opération de lecture (SNS) de cellules mémoire (NVMij), le temps (T) écoulé pour que chaque cellule mémoire devienne conductrice en réponse à un signal de commande en rampe de tension (VRMP) fournissant la valeur de chaque produit de valeurs d’entrée (A1…An) par un facteur de pondération respectif (Wi1…Win), les valeurs des produits étant accumulées avec des valeurs de sortie correspondantes (Bi). Figure pour l’abrégé : Fig 3

公开(公告)号：FR3113326A1

公开(公告)日：2022-02-11

申请号：FR2008327

申请日：2020-08-06

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

Inventor： CONTE ANTONINO ,  LA ROSA FRANCESCO

IPC: G06F17/16 ,  G06N3/04

Abstract: Le circuit intégré pour le calcul convolutif (CNVL) comprend une matrice (ARR) de points mémoires non volatils (MPTij) comprenant chacun une cellule mémoire résistive à changement de phase (PCMij) couplée à une ligne de bit (BLj), et un transistor bipolaire de sélection (BJTij) couplé en série à la cellule et ayant une borne de base reliée à une ligne de mot (WLi), un circuit convertisseur d’entrée (INCVRT) configuré pour recevoir et convertir des valeurs d’entrée (A1-A4) en signaux de tension (V1-V4) et pour appliquer successivement les signaux de tension (V1-V4) sur des lignes de bit sélectionnées (BL1-BL4) sur des intervalles de temps respectifs (t1-t4), et un circuit convertisseur de sortie (OUTCVRT) configuré pour intégrer sur les intervalles de temps successifs (t1-t4) les courants de lecture (IWL) résultant des signaux de tension (V1-V4) qui polarisent les cellules mémoires résistives à changement de phase respectives (PCMij) et circulant dans des lignes de mots sélectionnées, et pour convertir les courants de lecture intégrés (IWL) en valeurs de sortie (Bi). Figure de l’abrégé : Fig 4