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    PROCÉDÉ D’ALLOCATION DE DONNÉES INTERMÉDIAIRES D’UN RÉSEAU DE NEURONES ARTIFICIEL
    1.
    发明专利
    PROCÉDÉ D’ALLOCATION DE DONNÉES INTERMÉDIAIRES D’UN RÉSEAU DE NEURONES ARTIFICIEL 未知

    公开(公告)号：FR3109833A1

    公开(公告)日：2021-11-05

    申请号：FR2004337

    申请日：2020-04-30

    Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

    Inventor： FOLLIOT LAURENT ,  PLEBANI EMANUELE ,  FALCHETTO MIRKO

    IPC: G06N3/063 ,  G06F12/06

    Abstract: Selon un aspect, il est proposé un procédé de détermination, pour une allocation mémoire, de placements dans une zone mémoire de blocs de données générés par un réseau de neurones, le procédé comprenant : - une élaboration (21) d’une suite initiale de placements des blocs, chaque placement étant sélectionné (22) parmi plusieurs placements possibles, ladite suite initiale étant définie comme une suite candidate,- une élaboration (24) d’au moins une suite de placements modifiée à partir d’un remplacement d’un placement donné de ladite suite initiale par un placement non sélectionné mémorisé, si la taille envisagée de ladite zone mémoire obtenue par cette suite modifiée est inférieure à celle de ladite zone mémoire de la suite candidate, alors cette suite modifiée devient la suite candidate, les placements des blocs pour l’allocation étant ceux de la suite de placements définie comme suite candidate une fois que chaque suite modifiée a été élaborée. Figure pour l’abrégé : Figure 7a

    Procédé d’allocation de mémoire pendant l’exécution d’un réseau de neurones
    2.
    发明专利
    Procédé d’allocation de mémoire pendant l’exécution d’un réseau de neurones 未知

    公开(公告)号：FR3117626A1

    公开(公告)日：2022-06-17

    申请号：FR2013373

    申请日：2020-12-16

    Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

    Inventor： FOLLIOT LAURENT ,  FALCHETTO MIRKO ,  DEMAJ PIERRE

    IPC: G06F12/02 ,  G06N3/04 ,  G06N3/063

    Abstract: Selon un aspect, un procédé est proposé pour définir des placements, dans une mémoire volatile, de mémoires tampons de travail temporaires utilisées pendant une exécution d’un réseau de neurones artificiels, le procédé comprenant les étapes suivantes : - déterminer (20) un ordre d’exécution des couches du réseau de neurones, - définir (21) des placements, dans une zone de mémoire de tas de la mémoire volatile, de mémoires tampons de résultats intermédiaires générées par chaque couche, selon l’ordre d’exécution des couches, - déterminer (22) au moins une région libre de la zone de mémoire de tas pendant l’exécution des couches, - définir (27) des placements de mémoires tampons de travail temporaires dans ladite au moins une région libre de la zone de mémoire de tas selon l’ordre d’exécution des couches. Figure pour l’abrégé : Fig 2

    PROCÉDÉ D’ALLOCATION DE DONNÉES INTERMÉDIAIRES D’UN RÉSEAU DE NEURONES ARTIFICIEL
    3.
    发明专利
    PROCÉDÉ D’ALLOCATION DE DONNÉES INTERMÉDIAIRES D’UN RÉSEAU DE NEURONES ARTIFICIEL 未知

    公开(公告)号：FR3109833B1

    公开(公告)日：2022-05-13

    申请号：FR2004337

    申请日：2020-04-30

    Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

    Inventor： FOLLIOT LAURENT ,  PLEBANI EMANUELE ,  FALCHETTO MIRKO

    IPC: G06N3/063 ,  G06F12/06

    Abstract: Selon un aspect, il est proposé un procédé de détermination, pour une allocation mémoire, de placements dans une zone mémoire de blocs de données générés par un réseau de neurones, le procédé comprenant : - une élaboration (21) d’une suite initiale de placements des blocs, chaque placement étant sélectionné (22) parmi plusieurs placements possibles, ladite suite initiale étant définie comme une suite candidate,- une élaboration (24) d’au moins une suite de placements modifiée à partir d’un remplacement d’un placement donné de ladite suite initiale par un placement non sélectionné mémorisé, si la taille envisagée de ladite zone mémoire obtenue par cette suite modifiée est inférieure à celle de ladite zone mémoire de la suite candidate, alors cette suite modifiée devient la suite candidate, les placements des blocs pour l’allocation étant ceux de la suite de placements définie comme suite candidate une fois que chaque suite modifiée a été élaborée. Figure pour l’abrégé : Figure 7a

    Procédé de gestion d’un calcul convolutif et dispositif correspondant
    4.
    发明专利
    Procédé de gestion d’un calcul convolutif et dispositif correspondant 未知

    公开(公告)号：FR3114897A1

    公开(公告)日：2022-04-08

    申请号：FR2010063

    申请日：2020-10-01

    Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

    Inventor： FOLLIOT LAURENT ,  FALCHETTO MIRKO ,  DEMAJ PIERRE

    IPC: G06N3/06

    Abstract: Le procédé de gestion d’un calcul convolutif réalisé par une unité de calcul adaptée pour calculer des données de sorties sur des canaux de sortie à partir de noyaux de convolution appliqués à des blocs de données d’entrée sur au moins un canal d’entrée, comprend : - une identification (110) de la taille d’un emplacement mémoire disponible dans une mémoire de travail temporaire de l’unité de calcul ;- un pré-chargement (130) dans la mémoire de travail temporaire du nombre maximal de noyaux de convolution pouvant être stockés à cette taille ; et - une commande (140) de l’unité de calcul pour calculer l’ensemble des données de sorties pouvant être calculées à partir noyaux de convolution pré-chargés. Figure de l’abrégé : figure 1

    8.
    发明专利
    未知

    公开(公告)号：DE60325954D1

    公开(公告)日：2009-03-12

    申请号：DE60325954

    申请日：2003-07-07

    Applicant: ST MICROELECTRONICS SRL

    Inventor： SIRTORI DANIELE ,  PAU DANILO PIETRO ,  GARDELLA PIERLUIGI ,  BARONE MASSIMILIANO ,  FALCHETTO MIRKO

    IPC: H04N7/26 ,  G06T15/00 ,  G09G5/397 ,  H04N7/46

    Abstract: A graphic system comprising a pipelined tridimensional graphic engine for generating image frames for a display inlcudes a graphic engine (110;210) comprising at least one geometric processing elaboration stages (111, 112), performing motion motion extraction. The engine also includes a rendering stage (113) generating full image frames (KF) at a first frame rate (F2) to be displayed at a second frame rate (F1), higher than the first frame rate (F2). The pipelined graphic engine further comprises a motion encoder (214) receiving motion vector information (MB) and suitable for coding the motion information e.g. with a variable length code, while generating a signal (R4) representative of interpolated frames (IF). The motion encoder (214) exploits the motion information (MB) as generated by the geometric elaboration stages (211, 212). A motion compensation stage (237) is provided fed with the signal representative of interpolated frames (IF) and full image frames for generating said the interpolated frames (IF). A preferred application is in graphic engines intended to operate in association with smart displays through a wireless connection, i.e. in mobile phones.

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