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    Collection of output values of logic unit in electronic circuit, involves comprising using set of test cells of latch type connected to form shift register with displacement of values in two phases
    1.
    发明专利
    Collection of output values of logic unit in electronic circuit, involves comprising using set of test cells of latch type connected to form shift register with displacement of values in two phases 未知

    公开(公告)号：FR2793088A1

    公开(公告)日：2000-11-03

    申请号：FR9905550

    申请日：1999-04-30

    Applicant: ST MICROELECTRONICS SA

    Inventor： AYRIGNAC RENAUD

    IPC: G01R31/3185 ,  H03K19/173 ,  H03K19/20

    Abstract: The method involves using a set of latch type test cells which are connected to form a shift register, with displacement of values in two phases. The method of collection of logic values of outputs of a logic unit (10) with n inputs (E1,...,En) and p outputs (S1,...,Sp) contained in an electronic circuit (5) with p test cells (CT1,...,CTp) connected on one hand in parallel with respect to outputs of the logic unit so that the logic values are loaded to the test cells in normal mode, and on the other hand in series in a manner to constitute a shift register for the displacement of logic values to a collection node (TDO) in the test mode. In the first phase the logic values of one output of the logic unit by two are displaced in the shift register, and in the second phase the logic values of other outputs are displaced; the logic values of outputs of the logic unit are reloaded to the test cells between the first and second phases. Independent claims are included for a device for executing the method.

    Method of fault detection for an electronic circuit having inputs for control and data and at least an output
    2.
    发明专利
    Method of fault detection for an electronic circuit having inputs for control and data and at least an output 未知

    公开(公告)号：FR2792730A1

    公开(公告)日：2000-10-27

    申请号：FR9904984

    申请日：1999-04-20

    Applicant: ST MICROELECTRONICS SA

    Inventor： AYRIGNAC RENAUD

    IPC: G01R31/3185 ,  G01R31/28

    Abstract: The electronic circuit to be fault tested has control inputs (LDi,CD,NCD) and data inputs (Di), each associated with a control input, as well as at least an output (Q) memorizing the state of a determined data input or a logic state 1 or 0, as a function of the state of the control signal (SDi) applied onto the control inputs (LDi). The method has the following stages: - apply a control signal (SCi) onto a control input (Ldi) and if the case arises, for a data signal (SDi) on the associated data input (Di). These signals being designed to set the output (Q) of the circuit to a determined state, called the depart state; - inhibit the control inputs (LDi) of the circuit; - apply a control signal (Sci).on the control input (Ldi), as well as, if the need arises, of a data signal (SDi) on the data input associated with this control input. These signals are designed to modify the state of the output (Q) with respect to the depart state; - observe the state of the output (Q) so as to deduce, in the case of a state change, the latching to 1 of a control input (LDi).

    PROCESSEUR COMPORTANT UNE INTERFACE DE DEBOGAGE INTEGREE CONTROLEE PAR L'UNITE DE TRAITEMENT DU PROCESSEUR
    3.
    发明专利
    PROCESSEUR COMPORTANT UNE INTERFACE DE DEBOGAGE INTEGREE CONTROLEE PAR L'UNITE DE TRAITEMENT DU PROCESSEUR 未知

    公开(公告)号：FR2897174A1

    公开(公告)日：2007-08-10

    申请号：FR0601091

    申请日：2006-02-08

    Applicant: ST MICROELECTRONICS SA

    Inventor： AYRIGNAC RENAUD ,  ROBERT XAVIER

    IPC: G06F11/36 ,  G06F9/455 ,  G06F11/30

    Abstract: L'invention concerne un processeur (&muP) comprenant une unité de traitement (CPU) et une interface de déboguage (OCE) susceptible d'être connectée à un émulateur externe (H) pour déboguer un programme exécuté par le processeur, l'interface de déboguage comprenant des ressources internes (ER0-ERn) au moins partiellement accessibles à l'émulateur externe. Selon l'invention, l'interface de déboguage (OCE) comprend un circuit de sélection pour sélectionner une ressource interne (ER0-ERn) de l'interface de déboguage, en fonction d'une référence (ADR) fournie par l'unité de traitement (CPU), et des moyens d'accès pour transférer une donnée entre la ressource sélectionnée et un champ de donnée (D) accessible par l'unité de traitement.

    PROCEDE ET DISPOSITIF DE MISE AU POINT D'UN PROGRAMME EXECUTE PAR UN PROCESSEUR MULTITACHE
    4.
    发明专利
    PROCEDE ET DISPOSITIF DE MISE AU POINT D'UN PROGRAMME EXECUTE PAR UN PROCESSEUR MULTITACHE 未知

    公开(公告)号：FR2894694A1

    公开(公告)日：2007-06-15

    申请号：FR0512503

    申请日：2005-12-09

    Applicant: ST MICROELECTRONICS SA

    Inventor： AYRIGNAC RENAUD ,  COLFER ANDREW ,  SENAME ISABELLE

    IPC: G06F9/445 ,  G06F9/22

    Abstract: L'invention concerne un procédé de mise au point d'un programme multitâche exécuté par un processeur (µP), comprenant des étapes d'interruption du processeur durant l'exécution d'une tâche du programme, et d'activation d'un mode de mise au point du processeur, dans lequel les instructions (INST) exécutées par le processeur sont fournies par un émulateur externe (H). Selon l'invention, le procédé comprend des étapes au cours desquelles: le processeur (µP) émet vers l'émulateur externe (H) un message d'activation (DGM) à chaque fois que le mode de mise au point est activé, et à la réception du message d'activation, l'émulateur externe envoie au processeur un message d'accusé de réception (ADGM) contenant au moins une partie du message d'activation reçu.

    PROCEDE ET DISPOSITIF DE SAUVEGARDE ET DE RESTAURATION D'UNE MANIERE INTERRUPTIBLE D'UN ENSEMBLE DE REGISTRES D'UN MICROPROCESSEUR
    5.
    发明专利
    PROCEDE ET DISPOSITIF DE SAUVEGARDE ET DE RESTAURATION D'UNE MANIERE INTERRUPTIBLE D'UN ENSEMBLE DE REGISTRES D'UN MICROPROCESSEUR 未知

    公开(公告)号：FR2894693A1

    公开(公告)日：2007-06-15

    申请号：FR0512502

    申请日：2005-12-09

    Applicant: ST MICROELECTRONICS SA

    Inventor： AYRIGNAC RENAUD ,  SENAME ISABELLE

    IPC: G06F9/42 ,  G06F9/22 ,  G06F12/14

    Abstract: L'invention concerne un procédé d'exécution par un processeur d'une instruction de sauvegarde/restauration (PUSH #IM, POP #IM) de plusieurs registres (Ri) internes du processeur, comprenant des étapes de décomposition de l'instruction de sauvegarde/restauration pour générer des micro instructions de sauvegarde/restauration (PUSH Ri, POP Ri) du contenu d'un registre (Ri), et d'exécution de chacune des micro instructions. Selon l'invention, le procédé comprend des étapes d'initialisation d'un état d'avancement (PMSK) de la sauvegarde/restauration des registres (Ri), de mise à jour de l'état d'avancement de la sauvegarde/restauration à chaque génération d'une micro instruction de sauvegarde/restauration d'un registre (PUSH Ri, POP Ri), et de sauvegarde de l'état d'avancement en cas d'interruption de la sauvegarde/restauration des registres, pour exécuter une tâche plus prioritaire et de restauration de l'état d'avancement lors de la reprise de la sauvegarde/restauration des registres.

    6.
    发明专利
    未知

    公开(公告)号：FR2793088B1

    公开(公告)日：2001-06-22

    申请号：FR9905550

    申请日：1999-04-30

    Applicant: ST MICROELECTRONICS SA

    Inventor： AYRIGNAC RENAUD

    IPC: G01R31/3185 ,  H03K19/173 ,  H03K19/20

    Abstract: A method and device for collecting logic values output from a logic unit having n inputs and p outputs included within an electronic circuit is provided by p test cells. These test cells are connected in parallel respectively to the p outputs of the logic unit such that the logic values of the outputs of the logic unit are loaded into the test cells in a normal mode, and are connected in series with each other to form a shift register for propagating logic values of the outputs of the logic unit to a collecting node in a test mode. In a first phase, the logic values of one out of two outputs of the logic unit are propagated to the shift register. Then, in a second phase, the logic values of the other outputs of the logic unit are propagated in the shift register. The logic values of the outputs of the logic unit are reloaded in the test cells between the first and second phase.

    7.
    发明专利
    未知

    公开(公告)号：FR2897174B1

    公开(公告)日：2008-04-18

    申请号：FR0601091

    申请日：2006-02-08

    Applicant: ST MICROELECTRONICS SA

    Inventor： AYRIGNAC RENAUD ,  ROBERT XAVIER

    IPC: G06F11/36 ,  G06F9/455 ,  G06F11/30

    Abstract: The processor has a CPU, and a debugging interface (OCE) connected to an external emulator (H) for debugging a program executed by the processor. The interface has internal registers (ER0-ERn) accessible to the emulator, and a selection circuit for selecting registers based on a reference provided by the CPU. A data bus transfers data between the selected register and a data field accessible by the CPU. An independent claim is also included for a method for accessing internal resources by a CPU of a processor.

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