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公开(公告)号：FR3101449A1
公开(公告)日：2021-04-02
申请号：FR1910707
申请日：2019-09-27
Applicant: ST MICROELECTRONICS SA
Inventor： GOMEZ GOMEZ RICARDO , CLERC SYLVAIN
IPC: G06F11/16
Abstract: Détection et correction d'erreurs La présente description concerne un procédé de détection et de correction d'erreurs comprenant la comparaison d'au moins trois dispositifs (100A, 100B, 100C) identiques comprenant chacun au moins une chaîne (103A, 103B, 103C) de données de test, comprenant les étapes suivantes : (a) les données de test en dernière position dans ladite chaîne (103A, 103B, 103C) desdits au moins trois dispositifs (100A, 100B, 100C) sont comparées ; (b) les autres données de test sont avancées d'une position dans leur chaîne (103A, 103B, 103C) ; et (c) le résultat de la comparaison de l'étape (a) est écrit en première position dans ladite chaîne (103A, 103B, 103C), les étapes (a), (b), et (c) sont répétées jusqu'à ce que toutes les données de test desdites chaînes (103A, 103B, 103C) sont comparées. Figure pour l'abrégé : Fig. 2
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Patent Agency Ranking
公开(公告)号：FR3107983B1
公开(公告)日：2022-05-27
申请号：FR2002212
申请日：2020-03-05
Applicant: ST MICROELECTRONICS SA
Inventor： GOMEZ GOMEZ RICARDO , CLERC SYLVAIN
Abstract: Dispositif de surveillance d'un circuit digital La présente description concerne un dispositif (1) comprenant : un oscillateur en anneau (3) comprenant une chaine de composants logiques (C1, C2, C3, C4, C5) ; un ensemble d'éléments de mémorisation (M1, M2, M2, M4, M5) chacun associé à un composant logique différent et configuré pour mémoriser un état d'une sortie (O1, O2, O3, O4 O5) dudit composant auquel ledit élément de mémorisation est associé ; un premier circuit (7) configuré pour compter des transitions d'états d'une sortie (O4 ; O1) d'un composant logique donné (C1 ; C4) de ladite chaîne ; un deuxième circuit (5) configuré pour synchroniser chaque mémorisation avec un signal d'horloge (clk) ; et un troisième circuit (9) configuré pour déterminer un nombre de composants logiques traversés par une transition d'états entre deux fronts du signal d'horloge, à partir du nombre compté de transitions d'états et des états mémorisés desdites sorties. Figure pour l'abrégé : Fig. 1
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公开(公告)号：FR3107983A1
公开(公告)日：2021-09-10
申请号：FR2002212
申请日：2020-03-05
Applicant: ST MICROELECTRONICS SA
Inventor： GOMEZ GOMEZ RICARDO , CLERC SYLVAIN
Abstract: Dispositif de surveillance d'un circuit digital La présente description concerne un dispositif (1) comprenant : un oscillateur en anneau (3) comprenant une chaine de composants logiques (C1, C2, C3, C4, C5) ; un ensemble d'éléments de mémorisation (M1, M2, M2, M4, M5) chacun associé à un composant logique différent et configuré pour mémoriser un état d'une sortie (O1, O2, O3, O4 O5) dudit composant auquel ledit élément de mémorisation est associé ; un premier circuit (7) configuré pour compter des transitions d'états d'une sortie (O4 ; O1) d'un composant logique donné (C1 ; C4) de ladite chaîne ; un deuxième circuit (5) configuré pour synchroniser chaque mémorisation avec un signal d'horloge (clk) ; et un troisième circuit (9) configuré pour déterminer un nombre de composants logiques traversés par une transition d'états entre deux fronts du signal d'horloge, à partir du nombre compté de transitions d'états et des états mémorisés desdites sorties. Figure pour l'abrégé : Fig. 1
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公开(公告)号：FR3101449B1
公开(公告)日：2021-10-15
申请号：FR1910707
申请日：2019-09-27
Applicant: ST MICROELECTRONICS SA
Inventor： GOMEZ GOMEZ RICARDO , CLERC SYLVAIN
IPC: G06F11/16
Abstract: Détection et correction d'erreurs La présente description concerne un procédé de détection et de correction d'erreurs comprenant la comparaison d'au moins trois dispositifs (100A, 100B, 100C) identiques comprenant chacun au moins une chaîne (103A, 103B, 103C) de données de test, comprenant les étapes suivantes : (a) les données de test en dernière position dans ladite chaîne (103A, 103B, 103C) desdits au moins trois dispositifs (100A, 100B, 100C) sont comparées ; (b) les autres données de test sont avancées d'une position dans leur chaîne (103A, 103B, 103C) ; et (c) le résultat de la comparaison de l'étape (a) est écrit en première position dans ladite chaîne (103A, 103B, 103C), les étapes (a), (b), et (c) sont répétées jusqu'à ce que toutes les données de test desdites chaînes (103A, 103B, 103C) sont comparées. Figure pour l'abrégé : Fig. 2
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公开(公告)号：FR3101448B1
公开(公告)日：2021-10-15
申请号：FR1910708
申请日：2019-09-27
Applicant: ST MICROELECTRONICS SA
Inventor： GOMEZ GOMEZ RICARDO
IPC: G06F11/16
Abstract: Procédé de détection d'erreurs La présente description concerne un procédé de détection d'erreurs comprenant la comparaison d'au moins deux dispositifs électroniques (100A, 100B) identiques comprenant au moins une chaîne (103A, 103B) de données de test (A1 à AM, B1 à BM), comprenant les étapes suivantes : (a) les données de test en dernière position dans ladite chaîne (103A, 103B) des deux dispositifs (100A, 100B) sont comparées ; (b) les autres données de test sont avancées d'une position dans leur chaîne de données ; (c) les données de test de l'étape (a) sont écrites en première position dans leur chaîne initiale (103A, 103B), les étapes (a), (b), et (c) sont répétées jusqu'à ce que toutes les données de test (A1 à AM, B1 à BM) reprennent leur place initiale. Figure pour l'abrégé : Fig. 2
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公开(公告)号：FR3101448A1
公开(公告)日：2021-04-02
申请号：FR1910708
申请日：2019-09-27
Applicant: ST MICROELECTRONICS SA
Inventor： GOMEZ GOMEZ RICARDO
IPC: G06F11/16
Abstract: Procédé de détection d'erreurs La présente description concerne un procédé de détection d'erreurs comprenant la comparaison d'au moins deux dispositifs électroniques (100A, 100B) identiques comprenant au moins une chaîne (103A, 103B) de données de test (A1 à AM, B1 à BM), comprenant les étapes suivantes : (a) les données de test en dernière position dans ladite chaîne (103A, 103B) des deux dispositifs (100A, 100B) sont comparées ; (b) les autres données de test sont avancées d'une position dans leur chaîne de données ; (c) les données de test de l'étape (a) sont écrites en première position dans leur chaîne initiale (103A, 103B), les étapes (a), (b), et (c) sont répétées jusqu'à ce que toutes les données de test (A1 à AM, B1 à BM) reprennent leur place initiale. Figure pour l'abrégé : Fig. 2
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