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公开(公告)号：FR2916110B1
公开(公告)日：2009-08-21
申请号：FR0755038
申请日：2007-05-11
Applicant: ST MICROELECTRONICS SA
Inventor： PAUMIER LAURENT , HEINRICH VINCENT
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公开(公告)号：FR2944660A1
公开(公告)日：2010-10-22
申请号：FR0952504
申请日：2009-04-16
Applicant: ST MICROELECTRONICS SA
Inventor： HEINRICH VINCENT , PAUMIER LAURENT
IPC: H04L1/00
Abstract: L'invention concerne un décodeur à vérification de parité à faible densité, LDPC, pour réaliser un décodage LDPC à partir d'un algorithme par couches appliqué à une matrice de vérification de parité, le décodeur comprenant une mémoire de canal (204) et une mémoire de métriques (212) ; des premier et second trajets de fourniture d'opérandes (404, 206, 406, 210, 208, 214, 408, 410, 412, 414) dont chacun est agencé pour fournir des opérandes (Dij) en fonction des valeurs de canal et des valeurs de métriques ; et un additionneur (220) couplé à une sortie d'un bloc de traitement et agencé pour produire des valeurs de canal mises à jour en ajoutant les valeurs de métriques mises à jour à des opérandes en provenance de l'un sélectionné du tampon et du second trajet de fourniture.
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公开(公告)号：FR2905209B1
公开(公告)日：2008-10-31
申请号：FR0607489
申请日：2006-08-24
Applicant: ST MICROELECTRONICS SA
Inventor： HEINRICH VINCENT , URARD PASCAL
Abstract: The method involves storing blocks in an input memory before decoding the blocks. A current indication, representing maximum authorized number of iterations for decoding a current block, is defined and initialized with number of reference iterations increased from a number of additional iterations. The current block is decoded until decoding criteria is satisfied and a number of iterations do not attain the indication. Other blocks are stored in the memory, and the indication is updated for decoding one of the stored blocks based on number of iterations performed to decode the current block.
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公开(公告)号：FR2950209A1
公开(公告)日：2011-03-18
申请号：FR0956304
申请日：2009-09-14
Applicant: ST MICROELECTRONICS SA
Inventor： HEINRICH VINCENT , BEGEY JULIEN
Abstract: Procédé de mise à jour élémentaire d'un noeud de contrôle du graphe d'un code LDPC non binaire lors d'un décodage d'un bloc encodé avec ledit code, comprenant une réception d'un premier message d'entrée (U) et d'un second message d'entrée (V) comportant chacun n doublets possédant un symbole et une métrique associée, un traitement de mise à jour élémentaire délivrant un message de sortie (S) possédant n doublets de sortie, ce traitement de mise à jour élémentaire comprenant une élaboration (401) d'une matrice (M) de n doublets combinés à partir d'une combinaison des doublets des deux messages d'entrée (U,V), et un traitement de réduction du nombre des doublets combinés de façon à obtenir les n doublets de sortie du message de sortie (S) possédant les n métriques les plus grandes ou les plus faibles. Le traitement de mise à jour élémentaire comprend un repérage (401U, 401V) des symboles redondants au sein de chaque message d'entrée (U, V) et un traitement additionnel (402) comprenant une fixation à une valeur de référence, de la valeur de la métrique de chaque doublet combiné résultant d'une combinaison d'au moins un doublet comportant un symbole redondant repéré.
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5.发明专利
公开(公告)号：FR2905210A1
公开(公告)日：2008-02-29
申请号：FR0607490
申请日：2006-08-24
Applicant: ST MICROELECTRONICS SA
Inventor： HEINRICH VINCENT , PAUMIER LAURENT
Abstract: La matrice de métriques comporte au moins une couche particulière comportant au moins une colonne particulière comportant plusieurs informations de métriques respectivement situées sur des lignes différentes, et pour ladite couche particulière, la mise à jour (902) de l'information de canal (C'j) associée à ladite colonne particulière ne fait intervenir à chaque itération qu'une seule information de métrique mise à jour (E'pj) sélectionnée parmi toutes les informations de métriques de ladite colonne particulière, la ligne de l'information de métrique sélectionnée changeant à chaque itération.
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Patent Agency Ranking
公开(公告)号：FR2905209A1
公开(公告)日：2008-02-29
申请号：FR0607489
申请日：2006-08-24
Applicant: ST MICROELECTRONICS SA
Inventor： HEINRICH VINCENT , URARD PASCAL
Abstract: On stocke temporairement et successivement les blocs dans des moyens de mémoire d'entrée avant de les décoder successivement de façon itérative. Les moyens de mémoire d'entrée ont une taille mémoire permettant le stockage de plus de deux blocs. On définit une indication courante NMAX représentative d'un nombre maximum autorisé d'itérations pour le décodage d'un bloc courant, on initialise ladite indication courante NMAX à un nombre d'itérations de référence NREF augmenté d'un nombre supplémentaire d'itérations EXTRA dépendant de la taille-mémoire supplémentaire des moyens de mémoire d'entrée permettant le surplus de stockage au-delà de deux blocs, on décode le bloc courant BLCi jusqu'à la satisfaction d'un critère de décodage ou tant que le nombre d'itérations CNT n'a pas atteint ladite indication courante NMAX tandis qu'on stocke le premier bloc suivant BLCi+1 et éventuellement une partie du deuxième bloc suivant BLCi+2 dans les moyens de mémoire d'entrée, puis on met à jour ladite indication courante pour le décodage du premier bloc suivant en fonction du nombre d'itérations effectuées pour le décodage dudit bloc courant.
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公开(公告)号：FR2914447B1
公开(公告)日：2009-06-26
申请号：FR0754102
申请日：2007-03-28
Applicant: ST MICROELECTRONICS SA
Inventor： PAUMIER LAURENT , HEINRICH VINCENT
Abstract: The electronic shift device includes N inputs and N outputs, a configurable barrel shifter connected between the N inputs and the N outputs. A second shifter is arranged and connected between some of the outputs of the barrel shifter and some of the N outputs according to different predetermined organizations of data that can be received simultaneously on at least some of the N inputs. The second shifter is configurable so that, for a relevant organization and regardless of the desired shift value compatible with the organization, the corresponding input data are delivered to predetermined outputs. A first controller is able to configure the barrel shifter according to the desired shift value and a second controller is able to configure the second shifter according to the organization of the data that can actually be received and according to the desired shift value.
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公开(公告)号：FR2916110A1
公开(公告)日：2008-11-14
申请号：FR0755038
申请日：2007-05-11
Applicant: ST MICROELECTRONICS SA
Inventor： PAUMIER LAURENT , HEINRICH VINCENT
Abstract: Le dispositif comprend N entrées aptes à recevoir simultanément R données d'entrées, R étant susceptible de prendre toutes les valeurs de 1 à N, N sorties, un circuit à décalage configurable (CDC) connecté entre les N entrées et les N sorties comportant une cascade d'étages de décalage, le nombre d'étages étant fonction de N, chaque étage comportant au moins N moyens de multiplexage commandables, chaque moyen de multiplexage d'un étage possédant une première entrée élémentaire et une deuxième entrée élémentaire respectivement connectées directement ou indirectement à une première entrée et à une deuxième entrée prises parmi les N entrées (Ei) de façon à, sur commande, ne pas décaler une donnée présente sur ladite première entrée élémentaire et décaler une donnée présente sur la deuxième entrée élémentaire d'une valeur élémentaire de décalage dépendant du rang de l'étage, le sens de décalage étant identique pour tous les moyens de multiplexage du circuit, et des moyens de commande (MC1) aptes à commander les différents moyens de multiplexage de façon à délivrer les R données d'entrées sur R sorties prédéterminées quelle que soit la valeur globale de décalage souhaitée inférieure à R.
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公开(公告)号：FR2914447A1
公开(公告)日：2008-10-03
申请号：FR0754102
申请日：2007-03-28
Applicant: ST MICROELECTRONICS SA
Inventor： PAUMIER LAURENT , HEINRICH VINCENT
Abstract: Le dispositif électronique de décalage (DDC) comprend N entrées et N sorties, un circuit à décalage à barillet (BSI) configurable connecté entre les N entrées et les N sorties. Il comprend en outre un deuxième circuit à décalage (CD2), agencé et connecté entre certaines des sorties du circuit à décalage à barillet et certaines des N sorties en fonction d'organisation prédéterminées différentes de données susceptibles d'être reçues simultanément sur certaines au moins des N entrées et configurable de façon à ce que pour une organisation considérée et quelle que soit la valeur de décalage souhaitée compatible avec ladite organisation, les données d'entrées correspondantes soient délivrées sur des sorties prédéterminées (S1-Sp), des premiers moyens de commande (MC1) aptes à configurer le circuit à décalage à barillet en fonction de la valeur de décalage souhaitée et des deuxièmes moyens de commande (MC2) aptes à configurer le deuxième circuit en fonction de l'organisation des données aptes à être effectivement reçues et en fonction de la valeur de décalage souhaitée.
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公开(公告)号：FR2890804B1
公开(公告)日：2008-04-04
申请号：FR0509284
申请日：2005-09-12
Applicant: ST MICROELECTRONICS SA
Inventor： PAUMIER LAURENT , HEINRICH VINCENT
Abstract: The device has a memory channel with a multiplexer (77) and storage elements (71-73) each with a size adapted to store a block of a category, where the category corresponds to a given block size. Two storage elements are structured to store a block of the category or a block of another category or several blocks of the latter category simultaneously, where the latter category corresponds to another given block size which is less than the former block size. An independent claim is also included for a method of storing blocks of bits.
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