公开(公告)号：FR2900294B1

公开(公告)日：2008-07-04

申请号：FR0603456

申请日：2006-04-19

Applicant: ST MICROELECTRONICS SA

Inventor： PAUMIER LAURENT ,  URARD PASCAL

IPC: H03M13/41 ,  G06F12/00

Abstract: The method involves forming types of binary word streams corresponding to a set of information log-likelihood ratios and a set of parity log-likelihood ratios using a serial/parallel conversion module (71) and a column-line interlacing device, where the device comprises first-in first-out buffer memories (72a, 72b) with two fastened dimensions. Memory accesses in page mode are carried out for writing the binary word streams in respective zones of an input/channel memory (41), using a memory access controlling module (73). Independent claims are also included for the following: (1) an input memory loading device comprising a memory access controlling module (2) a low density parity check decoder comprising an input memory loading device (3) an apparatus e.g. set top box, comprising a low density parity check decoder.

公开(公告)号：FR2905210A1

公开(公告)日：2008-02-29

申请号：FR0607490

申请日：2006-08-24

Applicant: ST MICROELECTRONICS SA

Inventor： HEINRICH VINCENT ,  PAUMIER LAURENT

IPC: H03M13/11 ,  H04N7/26

Abstract: La matrice de métriques comporte au moins une couche particulière comportant au moins une colonne particulière comportant plusieurs informations de métriques respectivement situées sur des lignes différentes, et pour ladite couche particulière, la mise à jour (902) de l'information de canal (C'j) associée à ladite colonne particulière ne fait intervenir à chaque itération qu'une seule information de métrique mise à jour (E'pj) sélectionnée parmi toutes les informations de métriques de ladite colonne particulière, la ligne de l'information de métrique sélectionnée changeant à chaque itération.

公开(公告)号：FR2857178A1

公开(公告)日：2005-01-07

申请号：FR0308238

申请日：2003-07-04

Applicant: ST MICROELECTRONICS SA

Inventor： URARD PASCAL ,  PAUMIER LAURENT ,  LANTREIBECQ ETIENNE

IPC: H03M13/27

Abstract: The interleaver has two random access memories (RAMs) (10, 11) to store data, and an addressing device (100) connected to respective address inputs of the RAMs. The device is arranged to transmit, at each instant of a clock, a reading instruction to one of the RAMs and a writing instruction to the other RAM, such that data is written in/read from each RAM, at each instant. An independent claim is also included for a digital signal decoding device having an interleaver and a decoder.

公开(公告)号：FR2944660A1

公开(公告)日：2010-10-22

申请号：FR0952504

申请日：2009-04-16

Applicant: ST MICROELECTRONICS SA

Inventor： HEINRICH VINCENT ,  PAUMIER LAURENT

IPC: H04L1/00

Abstract: L'invention concerne un décodeur à vérification de parité à faible densité, LDPC, pour réaliser un décodage LDPC à partir d'un algorithme par couches appliqué à une matrice de vérification de parité, le décodeur comprenant une mémoire de canal (204) et une mémoire de métriques (212) ; des premier et second trajets de fourniture d'opérandes (404, 206, 406, 210, 208, 214, 408, 410, 412, 414) dont chacun est agencé pour fournir des opérandes (Dij) en fonction des valeurs de canal et des valeurs de métriques ; et un additionneur (220) couplé à une sortie d'un bloc de traitement et agencé pour produire des valeurs de canal mises à jour en ajoutant les valeurs de métriques mises à jour à des opérandes en provenance de l'un sélectionné du tampon et du second trajet de fourniture.

公开(公告)号：FR2900294A1

公开(公告)日：2007-10-26

申请号：FR0603456

申请日：2006-04-19

Applicant: ST MICROELECTRONICS SA

Inventor： PAUMIER LAURENT ,  URARD PASCAL

IPC: H03M13/41 ,  G06F12/00

Abstract: Une mémoire d'entrée d'un décodeur LDPC est chargée avec des données correspondant à une trame LDPC à décoder et comprenant N de LLRs, dont K de LLRs d'information et N-K de LLRs de parité. On forme au moins un flux de mots binaires d'un premier type, correspondant chacun à une pluralité de LLRs d'information, à l'aide d'un module de conversion série/parallèle, ainsi qu'au moins un flux de mots binaires d'un second type, correspondant chacun à une pluralité de LLRs de parité, à l'aide d'un dispositif d'entrelacement lignes-colonnes comprenant une mémoire tampon de type "premier entré premier sorti", ou FIFO, à deux dimensions bouclée. Par ailleurs, on effectue des premiers accès mémoire en mode page pour écrire les mots binaires du premier type dans une première zone de la mémoire d'entrée, et on effectue des seconds accès mémoire en mode page pour écrire les mots binaires du second type dans une seconde zone de la mémoire d'entrée.

公开(公告)号：FR2861207B1

公开(公告)日：2006-02-17

申请号：FR0312034

申请日：2003-10-15

Applicant: ST MICROELECTRONICS SA

Inventor： URARD PASCAL ,  PAUMIER LAURENT ,  MEROTH YAN

IPC: G09G5/391 ,  G06K9/36 ,  H04N3/22 ,  H04N9/77

Abstract: The adapter has first-in first-out memories receiving values related to pixels of a an input image tile, and including outputs coupled to inputs of a weighted average calculating module (30). The module provides sampled values along a direction parallel to columns. A sample rate converter (40) coupled to a module output (51) provides values related to pixels of an output image as per a sampling rate in a direction parallel to rows. An independent claim is also included for an image adaptation method using an image adapter.

公开(公告)号：FR2857178B1

公开(公告)日：2005-09-30

申请号：FR0308238

申请日：2003-07-04

Applicant: ST MICROELECTRONICS SA

Inventor： URARD PASCAL ,  PAUMIER LAURENT ,  LANTREIBECQ ETIENNE

IPC: H03M13/27

Abstract: The interleaver has two random access memories (RAMs) (10, 11) to store data, and an addressing device (100) connected to respective address inputs of the RAMs. The device is arranged to transmit, at each instant of a clock, a reading instruction to one of the RAMs and a writing instruction to the other RAM, such that data is written in/read from each RAM, at each instant. An independent claim is also included for a digital signal decoding device having an interleaver and a decoder.

公开(公告)号：FR2861207A1

公开(公告)日：2005-04-22

申请号：FR0312034

申请日：2003-10-15

Applicant: ST MICROELECTRONICS SA

Inventor： URARD PASCAL ,  PAUMIER LAURENT ,  MEROTH YAN

IPC: G06K9/36 ,  G09G5/391 ,  H04N3/22 ,  H04N9/77

Abstract: The adapter has first-in first-out memories receiving values related to pixels of a an input image tile, and including outputs coupled to inputs of a weighted average calculating module (30). The module provides sampled values along a direction parallel to columns. A sample rate converter (40) coupled to a module output (51) provides values related to pixels of an output image as per a sampling rate in a direction parallel to rows. An independent claim is also included for an image adaptation method using an image adapter.

公开(公告)号：FR2944660B1

公开(公告)日：2011-09-09

申请号：FR0952504

申请日：2009-04-16

Applicant: ST MICROELECTRONICS SA

Inventor： HEINRICH VINCENT ,  PAUMIER LAURENT

IPC: H04L1/00

公开(公告)号：FR2905210B1

公开(公告)日：2008-10-31

申请号：FR0607490

申请日：2006-08-24

Applicant: ST MICROELECTRONICS SA

Inventor： HEINRICH VINCENT ,  PAUMIER LAURENT

IPC: H03M13/11 ,  H04N7/26

Abstract: The method involves decoding a set of blocks and initializing channel information respectively with information of the blocks and a set of metric information which is distributed in a matrix having columns and subdivided into layers. The matrix comprises a particular matrix comprising metric information located on rows. Updation of the channel information associated to a particular column is made at each of iterations, where one of the updated metric informations is selected among the set of metric informations. Row of the selected metric information changes at each iteration. An independent claim is also included for a signal receiver comprising a decoder.