公开(公告)号：FR2884645A1

公开(公告)日：2006-10-20

申请号：FR0503893

申请日：2005-04-19

Applicant: ST MICROELECTRONICS SA

Inventor： JAGUENEAU THIERRY ,  GIRAUDIN JEAN CHRISTOPHE ,  ROSSATO CHRISTINE

IPC: H01L21/02 ,  H01L21/768 ,  H01L27/06

Abstract: L'invention porte sur un procédé de réalisation d'un circuit intégré (CI), comprenant la réalisation de niveaux d'interconnexions incorporant chacun un niveau de métallisation recouvert d'un matériau isolant et la réalisation d'au moins un condensateur possédant au moins une partie s'étendant au sein d'un seul niveau d'interconnexion, ainsi que la réalisation dudit condensateur avant la réalisation ledit niveau d'interconnexions et le recouvrement de ladite partie dudit condensateur d'une couche de protection isolante (8) avant de réaliser le niveau de métallisation dudit niveau d'interconnexions, ainsi qu'un circuit intégré comprenant un tel condensateur.

公开(公告)号：FR2884645B1

公开(公告)日：2007-08-10

申请号：FR0503893

申请日：2005-04-19

Applicant: ST MICROELECTRONICS SA

Inventor： JAGUENEAU THIERRY ,  GIRAUDIN JEAN CHRISTOPHE ,  ROSSATO CHRISTINE

IPC: H01L21/02 ,  H01L21/768 ,  H01L27/06

Abstract: The method involves forming interconnection levels, incorporating metallization levels covered with a dielectric material. Three dimensional and planar capacitors with parts extending only within interconnection levels are formed. The capacitors are formed before the formation of the interconnection levels. Upper metal layers are photo-etched to form an upper electrode of the capacitors. The parts are covered with an insulating protective layer (8) before the formation of the metallization levels. A lower electrode (4a), a dielectric layer and the layer (8) are simultaneously photo-etched.