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公开(公告)号：FR2915641B1
公开(公告)日：2009-08-07
申请号：FR0754793
申请日：2007-04-30
Applicant: ST MICROELECTRONICS SA , CENTRE NAT RECH SCIENT
Inventor： CHAVET CYRILLE , URARD PASCAL , COUSSY PHILIPPE , MARTIN ERIC
Abstract: The method involves shunting of data in a parallel manner towards memorization units by a data assignment matrix in a memory, and elaborating the matrix in a manner to shunt the matrix in the memory by utilizing systematization processing units for taking the data in an identical manner on a set of simultaneously parallel shunting data. The matrix is elaborated by successive stages, which affects the data with memory locations in a manner to avoid access conflicts in the memory. An independent claim is also included for a device for interlacing data of a set of a data processing modules arranged in parallel to another set of processing modules.
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Patent Agency Ranking
公开(公告)号：FR2915641A1
公开(公告)日：2008-10-31
申请号：FR0754793
申请日：2007-04-30
Applicant: ST MICROELECTRONICS SA , CENTRE NAT RECH SCIENT
Inventor： CHAVET CYRILLE , URARD PASCAL , COUSSY PHILIPPE , MARTIN ERIC
Abstract: Ce procédé d'entrelacement de donnée comprend l'aiguillage des données vers des moyens de mémorisation à l'aide d'une matrice d'affectation des données en mémoire. Cette matrice d'affectation est élaborée de manière à aiguiller les données en mémoire en utilisant des moyens de traitement systématiques adaptés pour agir de manière identique sur l'ensemble des données aiguillées simultanément.
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公开(公告)号：FR2993378B1
公开(公告)日：2015-06-19
申请号：FR1256715
申请日：2012-07-12
Applicant: UNIV BRETAGNE SUD , CENTRE NAT RECH SCIENT
Inventor： SHIELD JOHN , COUSSY PHILIPPE , CHAVET CYRILLE , DIGUET JEAN-PHILIPPE
IPC: G06F15/167
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公开(公告)号：FR2987527B1
公开(公告)日：2014-02-21
申请号：FR1251688
申请日：2012-02-23
Applicant: UNIV BRETAGNE SUD , CENTRE NAT RECH SCIENT
Inventor： COUSSY PHILIPPE , CHAVET CYRILLE
Abstract: L'invention concerne un dispositif d'entrelacement/désentrelacement de données numériques délivrées par des éléments de traitement (P ... P ). Il comprend des bancs mémoires (B ...B ) pour stocker des données en provenance ou à destination des éléments de traitement, un réseau d'interconnexion (INT) pour aiguiller les données entre les éléments de traitement et les bancs mémoires, et une unité de contrôle (CTRL) pour commander le réseau d'interconnexion et les bancs mémoires. Selon l'invention, l'unité de contrôle (CTRL) comprend un circuit de calcul (CAL) apte à générer en ligne des mots de commande du réseau d'interconnexion et des séquences d'adressage et de contrôle des bancs mémoires garantissant un accès mémoire sans conflit en fonction de la règle d'entrelacement à appliquer, de la taille des trames de données numériques, du nombre d'unités de traitement et de bancs mémoires et du réseau d'interconnexion. On peut ainsi réduire drastiquement le nombre de mémoires dans l'unité de contrôle.
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公开(公告)号：FR2987527A1
公开(公告)日：2013-08-30
申请号：FR1251688
申请日：2012-02-23
Applicant: UNIV BRETAGNE SUD , CENTRE NAT RECH SCIENT
Inventor： COUSSY PHILIPPE , CHAVET CYRILLE
Abstract: L'invention concerne un dispositif d'entrelacement/désentrelacement de données numériques délivrées par des éléments de traitement (P ... P ). Il comprend des bancs mémoires (B ...B ) pour stocker des données en provenance ou à destination des éléments de traitement, un réseau d'interconnexion (INT) pour aiguiller les données entre les éléments de traitement et les bancs mémoires, et une unité de contrôle (CTRL) pour commander le réseau d'interconnexion et les bancs mémoires. Selon l'invention, l'unité de contrôle (CTRL) comprend un circuit de calcul (CAL) apte à générer en ligne des mots de commande du réseau d'interconnexion et des séquences d'adressage et de contrôle des bancs mémoires garantissant un accès mémoire sans conflit en fonction de la règle d'entrelacement à appliquer, de la taille des trames de données numériques, du nombre d'unités de traitement et de bancs mémoires et du réseau d'interconnexion. On peut ainsi réduire drastiquement le nombre de mémoires dans l'unité de contrôle.
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公开(公告)号：FR2993378A1
公开(公告)日：2014-01-17
申请号：FR1256715
申请日：2012-07-12
Applicant: UNIV BRETAGNE SUD , CENTRE NAT RECH SCIENT
Inventor： SHIELD JOHN , COUSSY PHILIPPE , CHAVET CYRILLE , DIGUET JEAN-PHILIPPE
IPC: G06F15/167
Abstract: La présente invention se rapporte à un système de traitement de données comprenant un processeur programmable (P), une mémoire cache (C) associée au processeur programmable et un coprocesseur (CP). Selon l'invention, le coprocesseur est connecté directement à la mémoire cache de manière à ce que le processeur et le coprocesseur puissent échanger des données via ladite mémoire cache.
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